AD5545/AD5555
串行数据接口
在AD5545 / AD5555采用最低3线（ CS ， SDI ， CLK ）
串行数据接口，单通道更新操作。同
表7为例（ AD5545 ），用户可以配合LDAC为低电平
和RS高，再拉CS为低18位的持续时间。新
串行数据被移入在一个串行输入寄存器-18-
与最高位位数据字格式加载。表8
定义真值表的AD5555 。数据放置在
SDI引脚和读入寄存器的时钟上升沿
的CLK 。对于AD5545 ，只有最后的18位移入
串行寄存器被审问时， CS引脚被选通高，
串行寄存器的数据传送到DAC寄存器和
更新输出。如果所施加的微控制器输出
在不同的长度比AD5545的串行数据，如8位
字节， 3右对齐数据字节可以被写入到
AD5545 。在AD5545忽略的六个MSB和识别
18 LSB为有效数据。加载串行寄存器后，上升
连拍的边缘的串行寄存器的数据传送到DAC寄存器
和更新输出;在CS选通期间， CLK应
不进行切换。
如果用户希望每个通道独立编程，但它们更新
同时，计划LDAC和RS高一开始，然后
拉CS为低18位的持续时间和程序DAC A与
合适的地址和数据位。 CS然后拉高锁存数据
最高位
B17
A1
数据表
对DAC的寄存器。在这段时间内，输出不被更新。对
加载DAC B数据， CS拉为低18位的持续时间和程序
DAC B用正确的地址和数据，然后将CS高
锁存数据到DAC B寄存器。最后，拉LDAC为低电平，然后
高更新DAC A和DAC B输出两个
同时。
表6示出了每个DAC A和DAC B可以是单独地
装入新的数据值。此外，常见的新数据
值可以同时通过设置位被装入两个DAC
A1 = A0 =高。此命令使并联组合
两个DAC的，与我
OUT
A和I
OUT
乙捆绑在一起，以用作一个
DAC，具有显著改善噪声性能。
ESD保护电路
所有的逻辑输入引脚包含反向偏置的ESD保护齐纳二极管
连接到数字地（ DGND ）和V
DD
如图
图19 。
V
DD
数字
输入
5k
DGND
02918- 0- 007
图19.等效ESD保护电路
表4. AD5545串行输入寄存器的数据格式，数据加载中MSB优先格式
1
位的位置
数据字
1
B16
A0
B15
D15
B14
D14
B13
D13
B12
D12
B11
D11
B10
D10
B9
D9
B8
D8
B7
D7
B6
D6
B5
D5
B4
D4
B3
D3
B2
D2
B1
D1
最低位
B0
D0
请注意，只有最后18位数据移入串行寄存器（地址+数据）进行检查时， CS线的上升沿
返回到逻辑高电平。在这一点上，在内部产生负载选通传输串行寄存器数据内容（位D15至位D0 ）到
按位A1和A0位确定解码DAC输入寄存器地址。任何额外的比特移入AD5545移位寄存器被忽略;只有最后的18位主频在
被使用。如果不需要双重缓冲的数据， LDAC引脚可连接逻辑低时，禁止DAC寄存器。
表5. AD5555串行输入寄存器的数据格式，数据加载中MSB优先格式
1
位的位置
数据字
1
最高位
B15
A1
B14
A0
B13
D13
B12
D12
B11
D11
B10
D10
B9
D9
B8
D8
B7
D7
B6
D6
B5
D5
B4
D4
B3
D3
B2
D2
B1
D1
最低位
B0
D0
请注意，只有数据的最后16位读入串行寄存器（地址和数据）被检查时，将CS线的上升沿
返回到逻辑高电平。在这一点上，在内部产生负载选通传输串行寄存器数据内容（位D13至位D0 ）到
按位A1和A0位确定解码DAC输入寄存器地址。任何额外的比特移入AD5555移位寄存器被忽略;只有最后的16位主频在
被使用。如果不需要双重缓冲的数据， LDAC引脚可连接逻辑低时，禁止DAC寄存器。
表6.地址译码
A1
0
0
1
1
A0
0
1
0
1
DAC解码
无
DAC A
DAC B
DAC A和DAC B
修订版G |第10页24
