AD7654
引脚配置和功能描述
REFGND
AGND
AGND
REFB
REFA
INAN
INBN
INA1
INA2
INB2
INB1
48 47 46 45 44 43 42
41 40 39 38 37
36
销1
35
34
33
AGND
1
AVDD
2
A0
A / B
3
REF
DVDD
CNVST
PD
RESET
CS
RD
EOC
忙
D15
D14
D13
D12
BYTESWAP
4
5
AD7654
顶视图
（不按比例）
32
31
30
29
28
27
26
25
DGND
6
冲动
7
SER / PAR
8
D0
9
D1
10
D2/DIVSCLK[0]
11
D3/DIVSCLK[1]
12
13 14 15 16 17 18 19 20 21 22 23 24
D4/EXT/INT
OGND
OVDD
D6/INVSCLK
D5/INVSYNC
D7/RDC/SDIN
D8/SDOUT
D9/SCLK
DGND
DVDD
D11/RDERROR
D10/SYNC
图4. 48引脚LQFP （ ST - 48）和48引脚LFCSP封装（ CP- 48 ）
表6.引脚功能描述
PIN号
1, 47, 48
2
3
4
5
助记符
AGND
AVDD
A0
BYTESWAP
A / B
TYPE
1
P
P
DI
DI
DI
描述
模拟电源接地引脚。
输入模拟电源引脚。名义上5 V.
多路复用器选择。当LOW ，模拟量输入INA1和INB1同时进行采样，然后
转换的。高电平时，模拟量输入INA2和INB2同时进行采样，然后转换。
并行模式选择（ 8位， 16位） 。当低电平时， LSB通过D输出[ 7 ： 0] MSB输出上
D [ 15：8] 。高电平时， LSB通过D输出[15 ： 8 ]和MSB通过D输出[ 7 ： 0 ] 。
数据通道选择。在并行模式下，低的时候，从信道B上的数据被读出。高电平时，
从通道数据读取。在串行模式下， HIGH时，通道A输出第一其次是渠道
B.低电平时，通道B输出第一其次是通道A.
数字电源地。
模式选择。高电平时，该输入选择低功耗模式。在这种模式下，功率
耗散近似正比于采样率。
串行/并行选择输入。当低，并行端口被选中;高电平时，串行接口
模式被选择并且在DATA总线的某些位被用作一个串行端口。
位0和位的并行端口数据输出总线1 。当SER / PAR为高，这些输出为高
阻抗。
当SER / PAR为低，这些输出作为位2和位并行端口数据输出总线的3 。
当SER / PAR为高电平， EXT / INT低， RDC / SDIN低，这是串行主机读取后
转换模式，这些输入，串行端口的一部分，被用于减慢如果需要，内部串行
时钟提供时钟数据输出。在其它串行模式中，这些输入未被使用。
当SER /巴黎低电平，此输出用作并行端口数据输出总线的4 。
当SER /巴黎高级，这个输入，串行口的一部分，作为一个数字选择输入选择
内部或外部数据时钟，分别叫做，主从模式。与EXT / INT绑
低时，选择内部时钟在SCLK输出。与EXT / INT设定为逻辑高电平时，输出数据是
同步连接到SCLK输入的外部时钟信号。
当SER / PAR为低，此输出用作位的并行端口数据输出总线5 。
当SER / PAR为高电平时，此输入，串行端口的一部分，用于选择该SYNC的活性状态
信号在主模式。低电平时， SYNC为高电平有效。高电平时， SYNC为低电平有效。
6, 20
7
8
9, 10
11, 12
DGND
冲动
SER / PAR
D[0:1]
D [2 ：3]或
DIVSCLK [0：1 ]
P
DI
DI
DO
DI / O
13
D[4]
或EXT / INT
DI / O
14
D[5]
INVSYNC或
DI / O
版本B |第8页28
03057-004
