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AD5601/AD5611/AD5621
工作原理
DAC部分
在AD5601 / AD5611 / AD5621 DAC的制造在
CMOS工艺。该架构包含一个字符串的DAC
接着一个输出缓冲放大器。图39是一方块
图中的DAC架构。
V
DD
数据表
输出放大器器
输出缓冲放大器能够生成轨对轨的
电压在其输出到V给出为0V的输出范围
DD
。这是
能够驱动2 kΩ的并联负载1000 pF到的
GND 。输出放大器的源和汇的能力
示于图25的转换速率为0.5V /μs的，具有半
扩展解决8微秒的时间与加载的输出。
REF （ + ）
DAC寄存器
电阻器
网
REF （ - ）
产量
扩音器
06853-038
串行接口
V
OUT
GND
在AD5601 / AD5611 / AD5621具有3线串行接口
（ SYNC ，SCLK和SDIN ） ，它与SPI ， QSPI兼容，
和MICROWIRE接口标准以及大多数DSP 。看
图2为一个典型的写序列的时序图。
写序列开始通过将SYNC线置为低电平。数据
从SDIN线路移入16位移位寄存器上
SCLK的下降沿。串行时钟频率可
高达30兆赫，使得AD5601 / AD5611 / AD5621的COM
兼容高速的DSP 。在16
th
时钟下降沿，
最后一个数据位被移入和编程功能
执行（在DAC的改变寄存器的内容和/或改变
在操作的模式）。在这个阶段， SYNC线可以是
保持低或拉高。在任一种情况下，它必须被拉高
为使得下一个写序列之前至少33纳秒
SYNC下降沿边缘可以启动下一个写序列。
因为在SYNC缓冲器消耗更多的电流当V
IN
= 1.8 V
比它当V
IN
= 0.8 V， SYNC应该被闲置低
为的还要低功率操作写入序列之间
部分，如前面提到的。然而，必须使
再高的就在接下来的写操作。
图39. DAC架构
由于编码输入到DAC为标准二进制，理想
输出电压由下式给出
D
V
OUT
=
V
DD
×
n
2
其中：
D
是二进制代码被加载到相应的十进制数
DAC寄存器。
n
是DAC的位分辨率。
电阻串
电阻串结构示于图40中它是一个简单的
电阻串中，每个值R的代码载入DAC
寄存器确定在哪一个节点上的串上的电压是
分出的将被馈送到输出放大器。该电压是
通过闭合的开关中的一个连接字符串分出
到放大器。因为它是一串电阻，它是瓜拉尼
开球单调。
R
输入移位寄存器
输入移位寄存器为16位宽（参见图41）。第一
两个比特是控制比特，该控制的操作模式
的部分（正常模式或三种掉电任一项
模式） 。对于各种模式的完整描述，参见
掉电模式部分。为AD5621 ，下
12位是数据位，它们被转移到DAC
在16登记
th
SCLK下降沿边缘。在信息
的最后两个比特由AD5621忽略。参见图42和
图43为AD5611和AD5601的输入移位寄存器映射。
R
R
输出
扩音器
SYNC中断
在一个正常的写序列中， SYNC线被保持为低电平的时间
SCLK和所述数模转换器的至少16个下降沿被更新的
16
th
下降沿。但是，如果SYNC之前的拉高
16
th
下降沿，这作为一个中断给写序列。
移位寄存器被复位，并且写序列被看作是
无效的。无论是在DAC的更新寄存器的内容，也不是
变化的操作模式发生（参见图44）。
R
R
06853-039
图40.电阻串结构
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