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CY7C1351G
4兆位（ 128千× 36 ）流通型SRAM
与NOBL 架构
4兆位（ 128千× 36 ）流通型SRAM与NOBL 架构
特点
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功能说明
该CY7C1351G是3.3 V ， 128千× 36同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1351G配备的
先进的无总线延迟 （ NOBL ）逻辑才能启用
正在传输的数据连续读/写操作
在每个时钟周期。该功能极大地提高了
通量通过SRAM数据，尤其是在系统的那
需要频繁的写 - 读过渡。
所有同步输入都会通过由控制输入寄存器
在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，其拉高时，挂起
操作和扩展了先前的时钟周期。最大
从时钟上升存取延迟为6.5纳秒（ 133 -MHz的设备）。
写操作是由四个字节写选择控制
（ BW
[A ：D ]
）和写使能（WE ）输入端。所有的写操作进行
带有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器时同步三态
写序列的数据部分。
可支持高达133 MHz的总线操作零等待
国
数据被传送在每个时钟
引脚兼容，功能上等同于ZBT 设备
在内部自定时输出缓冲器控制，这样就不需要
用OE
注册投入流通的操作
字节写能力
128千× 36个通用I / O架构
2.5 V / 3.3 V的I / O电源（V
DDQ
)
快时钟到输出时间
6.5纳秒（ 133 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
可提供无铅100引脚TQFP封装
连拍能力 - 线性或交错突发订单
低待机功耗
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选购指南
描述
最大访问时间
最大工作电流
最大的CMOS待机电流
133兆赫
6.5
225
40
100兆赫
8.0
205
40
单位
ns
mA
mA
勘误表：
有关芯片勘误表的信息，请参阅
"Errata"
第18页的详细信息，包括触发条件，受影响的设备，并提出了解决方法。
赛普拉斯半导体公司
文件编号： 38-05513牧师* M
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2013年6月25日
