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1GB M-死DDR2 SDRAM
0订购信息
组织
256Mx4
128Mx8
64Mx16
DDR2-533 4-4-4
K4T1G044QM-ZCD5
K4T1G084QM-ZCD5
K4T1G164QM-ZCD5
DDR2-400 3-3-3
K4T1G044QM-ZCCC
K4T1G084QM-ZCCC
K4T1G164QM-ZCCC
DDR2 SDRAM
包
LEAD -FREE
LEAD -FREE
LEAD -FREE
注：速度斌是为了CL- tRCD的-TRP的
教育部重点特色
速度
CAS延迟
的tRCD （MIN）
激进党（分钟）
的tRC （分钟）
DDR2-533
4-4-4
4
15
15
55
DDR2-400
3-3-3
3
15
15
55
单位
TCK
ns
ns
ns
JEDEC标准的1.8V ± 0.1V电源
VDDQ = 1.8V ± 0.1V
200 MHz的F
CK
为400MB /秒/针， 267MHz F
CK
为
533Mb/sec/pin.
8银行
中科院发布
可编程CAS延时： 3 ， 4 ， 5
可编程附加延迟：0， 1 ，2，3和4中
写延迟（ WL ） =读延时（ RL ） -1
突发长度： 4,8 （隔行/半字节顺序）
可编程顺序/交错突发模式
双向差分数据选通（单端
数据选通是一个可选功能）
片外驱动器（ OCD ）阻抗调整
片上终端
平均更新周期7.8us时于T低
例
85°C ， 3.9us在85°C <牛逼
例
< 95
°C
包装： 68ball FBGA - 256Mx4 / 128Mx8 ， 92ball
FBGA - 64Mx16
所有无铅产品符合RoHS指令的
1GB的DDR2 SDRAM是作为一个32兆×4个I / O
X 8家银行， 16兆×8个I / O X 8banks或8Mbit的×16个I / O ×8
银行设备。该同步装置实现高
达的速度的双倍数据速率的传输速率
533MB /秒/针（ DDR2-533 ）一般应用。
该芯片的设计符合下列关键
DDR2 SDRAM的功能，如中科院发布与添加剂
等待时间，等待时间写=读取延迟 - 1 ，关闭芯片
驱动器（ OCD）阻抗调节和开模端接
化。
所有的控制和地址输入与同步
一对外部提供的差分时钟。输入是
在差分时钟的交叉点闭锁（ CK的上升沿
和CK下降） 。所有的I / O都具有一对同步
双向选通（ DQS和DQS ）在源同步的
知性时尚。地址总线用于传送行，同事
在RAS / CAS UMN和银行地址信息
复风格。例如，1GB （ X4）设备接收
14/11/3解决。
1GB的DDR2器件采用1.8V单电源± 0.1V
电源和1.8V ± 0.1V VDDQ 。
1GB的DDR2器件在68ball FBGAs （ X4 / X8 ）提供
而在92ball FBGAs （ X16 ） 。
注意：
所描述的功能和定时规范
包含在此数据表系统蒸发散是启用的DLL
操作模式。
注：本数据手册是全DDR2规格的抽象的，不覆盖的共同特征
这在“ DDR2 SDRAM器件操作&时序图”进行了描述。
第29页3
Rev.1.1 2005年1月
