数据表
AD9832
数据写入
FREG [0] =
f
OUT0
/
f
MCLK
× 2
32
FREG [1] =
f
OUT1
/
f
MCLK
× 2
32
PHASEREG [3： 0] = DELTA相[0， 1，2， 3]
选择Data Sources
SET FSELECT
SET PSEL0 ， PSEL1
初始化
等待6个MCLK周期（ 8个MCLK周期如果SYNC = 1 ）
DAC输出
V
OUT
= V
REFIN
× 6.25 × R
OUT
/R
SET
× （1 + SIN（ 2π （ FREG ×F
MCLK
× t/2
32
+ PHASEREG / 2
12
)))
转型期的？
NO
NO
变化
f
OUT
?
是的
CHANGE FSELECT
NO
变化
f
OUT
?
是的
是的
CHANGE PHASEREG ？
是的
NO
CHANGE PSEL0 ， PSEL1
09090-024
09090-025
图24.流程图的AD9832初始化和操作
初始化
控制寄存器写
设定睡眠
复位= 1
CLR = 1
SET SYNC和/或SELSRC TO 1
NO
是的
控制寄存器写
SYNC = 1
和/或
SELSRC = 1
写初始数据
FREG [0] =
f
OUT0
/
f
MCLK
× 2
32
FREG [1] =
f
OUT1
/
f
MCLK
× 2
32
PHASEREG [3： 0] = DELTA相[0， 1，2， 3]
SET引脚或频率/相位寄存器写
SET FSELECT ， PSEL0和PSEL1
控制寄存器写
SLEEP = 0
RESET = 0
CLR = 0
图25.初始化
修订版E |第17页28
