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AD9252
1.800
1.795
1.790
1.785
1.780
1.775
1.770
1.765
1.760
1.755
1.750
1.745
1.740
1.735
1.730
1.725
1.720
1.715
数据表
V
OH
(V)
0
10
20
30
40
50
60
70
80
90
100
NUMBER OF SDIO引脚连接在一起
图55. SDIO引脚加载
t
DS
t
S
CSB
t
HI
t
DH
t
LO
t
CLK
06296-059
t
H
SCLK DO NOT CARE
不在乎
SDIO DO NOT CARE
读/写
W1
W0
A12
A11
A10
A9
A8
A7
D5
D4
D3
D2
D1
D0
不在乎
图56.串行时序详细
表15.串行时序定义
参数
t
DS
t
DH
t
CLK
t
S
t
H
t
HI
t
LO
t
EN_SDIO
t
DIS_SDIO
时间（最小， NS ）
5
2
40
5
2
16
16
10
10
描述
数据和SCLK的上升沿之间的建立时间
保存数据和SCLK的上升沿之间的时间
时钟周期
公务员事务局和SCLK之间的建立时间
公务员事务局举办和SCLK之间的时间
最低时期， SCLK应处于逻辑高电平状态
最低时期， SCLK应处于逻辑低状态
最短时间SDIO引脚从输入切换到输出端的相对的SCLK
下降沿（未在图56中示出）的
最短时间SDIO引脚从输出切换到输入相对的在SCLK
上升沿（未在图56中示出）的
修订版E |第28页52
06296-033
