ADS5402
SLAS936 - 2013年3月
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多设备同步
该ADS5402简化了数据从多个ADC使用一个普通接收器的同步。当接收到
初始SYNC输入信号时， ADS5402复位所有的内部时钟和同时开始的数字逻辑
SYNCOUT信号，其操作上的5比特计数器（ 32个时钟周期） 。因此，通过提供一个共同的同步
信号到多个ADC的输出数据可以作为SYNCOUT信号进行同步标记一个特定样品
在所有的ADC相同的延迟。该SYNCOUT信号然后可用于在接收设备中，以
同步在不同的输入数据流的FIFO指针。多个ADC的这样的输出数据可
正确对齐，即使有不同的ADC之间不同的走线长度。
ADS5402
DxCLK
SYNCOUT
CHA
霉素[11：0 ]
样本X
示例1
样品2
样品3
示例4
示例5
示例6
CHB
FIFO
指针
...
FPGA
ASIC
SYNC
ADS5402
DxCLK
SYNCOUT
样本X
示例1
样品2
样品3
示例4
示例5
示例6
FIFO
指针
CHA
霉素[11：0 ]
CHB
SYNC输入信号应该是一个周期信号重复每32个CLKIN时钟周期。它被注册了
ADC输入时钟（ CLKIN）的上升沿。经登记的SYNC信号的初始上升边缘，则
内部时钟和逻辑得到恢复从而导致无效的输出数据为36个样品（ 1完整的同步周期
另外4个样本） 。该SYNCOUT信号开始下一个输出时钟（ DACLK ）上升沿和运营
在一个5位的计数器独立于SYNC信号的频率和占空比。
由于ADS5402输出接口工作在DDR时钟，同步可以在上升发生
或下降沿采样。在下降沿取样的同步将导致在半周期时钟延长
DA / BCLK 。为方便起见， SYNCOUT信号可在CHA / B输出LVDS总线。当使用
抽取的SYNCOUT信号仍然工作在CLKIN的32个时钟周期，但由于输出数据是
由2抽取，只有前18个样本应被丢弃。
CLKIN
16个时钟周期
16个时钟周期
...
SYNC
DACLK
16个时钟周期
16个时钟周期
SYNCOUT
DA [11：0 ]
数据无效 - 36个样品
SYNC
16个时钟周期
16个时钟周期
DACLK
16个时钟周期
16个时钟周期
SYNCOUT
DA [11：0 ]
数据无效 - 36个样品
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