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盖
数据表
位2G DDR3 SDRAM
EDJ2108DEBG （ 256M词
×
8比特）
EDJ2116DEBG （ 128M词
×
16比特）
特定网络阳离子
密度： 2G位
组织
- 32M的话
×
8位
×
8银行（ EDJ2108DEBG ）
- 16M的话
×
16位
×
8银行（ EDJ2116DEBG ）
包
- 78球FBGA （ EDJ2108DEBG ）
- 96球FBGA （ EDJ2116DEBG ）
- 无铅（符合RoHS）和无卤素
电源： VDD ， VDDQ = 1.5V
±
0.075V
=数据速率
- 2133Mbps / 1866Mbps / 1600Mbps / 1333Mbps （最大值）
1KB页大小（ EDJ2108DEBG ）
- 行地址： A0到A14
- 列地址： A0到A9
2KB页大小（ EDJ2116DEBG ）
- 行地址： A0到A13
- 列地址： A0到A9
八个内部银行的并发操作
接口： SSTL_15
突发长度（ BL ） ： 8和4突发印章（ BC）
突发类型（ BT ） ：
- 顺序（ 8,4与BC）
- 交错（ 8,4与BC）
/ CAS延迟（CL） ： 5 ，6，7 ，8，9 ，10，11 ，13，14
/ CAS写入延迟（CWL ） ：5， 6 ，7，8 ，9，10
预充电：对于每个突发自动预充电选项
ACCESS
驱动力： RZQ / 7 ， RZQ / 6 （ RZQ = 240Ω ）
刷新：自动刷新，自刷新
刷新周期
- 平均更新周期
7.8μs在0℃下
≤
TC
≤
+85°C
3.9μs ，在+ 85°C < TC
≤
+95°C
工作温度范围
- TC = 0 ° C至+ 95°C
特点
双数据速率的架构：每两次数据传输
时钟周期
高速数据传输是通过8位来实现
预取流水线结构
双向差分数据选通（ DQS和/ DQS ）
传输/数据接收的数据采集
接收器
DQS是边沿对齐的数据进行读操作;中央重点
与写入的数据一致
差分时钟输入（ CK和/ CK ）
DLL对齐DQ和DQS转换与CK转换
进入每个积极的CK边缘的命令;数据
和数据掩码参考DQS的两个边缘
数据掩模（DM）写入数据
发布/ CAS通过可编程附加延迟
更好的命令和数据总线效率
片上端接（ ODT）为更好的信号质量
- 同步ODT
- 动态ODT
- 异步ODT
多用途寄存器（ MPR ）的预定义样式
读出
ZQ校准DQ驱动和ODT
/ RESET引脚的上电顺序和复位功能
SRT范围：
- 正常/扩展
可编程输出驱动器阻抗控制
与银行无缝分组接入BL4
- 只适用于DDR3-1333和1600
文档。第E1712E50 （版本5.0 ）
发布日期2012年7月（K ）日本
日本印刷
网址： http://www.elpida.com
尔必达内存公司2010-2012年
