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先进的硬件架构，公司
图8：
数据输入 - 缓冲区时刻准备
CLK
RSTn低电平有效
DI
1 2
有效
1 2
1 2
1 2
有效
1 2
1 2
有效
1 2
有效
1 2
有效
1 2
1 2
有效
DSIN
高=擦除
抹去
RDYIN
如果RSTN是写在低，信息字节被视作初始化序列的一部分。如果
RSTN为高时，数据被当作是RS字块的一部分。在上面抹去的例子为高电平
在四个采样时钟。
数
1
2
描述
DI ， ERASE和DSIN建立时间
DI ， ERASE和DSIN保持时间
最低
7
0
最大
单位
纳秒
纳秒
图9：
数据输入 - 缓冲区未就绪
CLK
RSTn低电平有效
1 2
1 2
1 2
1 2
有效
1 2
有效
1 2
有效
1 2
有效
DI
DSIN
有效
3
3
3
3
RDYIN
数
1
2
3
描述
DI ， ERASE和DSIN建立时间
DI ， ERASE和DSIN保持时间
RDYIN输出延迟
最低
7
0
最大
单位
纳秒
纳秒
纳秒
13
任何输入数据时钟源， RDYIN处于非活动状态将被忽略。这示于图9中。
3.4
数据输出
在DO引脚从时钟寄存器驱动
在CLK的上升沿。
在DO引脚上的有效数据被表示
RDYON活跃。当RDYON是无效的，
在DO引脚上的数据是不确定的，并且是DSON
忽略不计。该DSON信号接收确认
的数据和所使用的设备，以在内部
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地址计数器递增计数，并输出下一个
的位置，在缓冲液中。此数据输出时序
在图10中示出。
PS4013B-0600
