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CY7C1350G
4兆位（ 128千× 36 ）流水线SRAM
与NOBL 架构
4兆位（ 128千× 36 ）流水线SRAM与NOBL 架构
特点
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功能说明
该CY7C1350G是3.3 V ， 128千× 36同步流水线
突发SRAM专为支持真正的无限
备份到后端的读/写操作，而没有等待的插入
状态。该CY7C1350G配备了先进否总线
潜伏期 （ NOBL ）逻辑才能启用连续
读/写操作与正在传送的数据在每个时钟
周期。该功能极大地提高了吞吐量
SRAM中，尤其是在需要频繁写入/读取系统
转场。
所有同步输入都会通过由控制输入寄存器
在时钟的上升沿。所有数据输出通过输出
寄存器由时钟的上升沿来控制。时钟
输入由时钟使能（ CEN）的信号，合格，当
无效状态，停止动作，并扩展了先前的时钟
周期。从时钟的上升最高接入时延是2.8纳秒
（ 200 - MHz器件） 。
写操作是由四个字节写选择控制
（ BW
[A ：D ]
）和写使能（WE ）输入端。所有的写操作进行
带有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步期间三态
写序列的数据部分。
引脚兼容，功能上等同于ZBT 设备
在内部自定时输出缓冲器控制，这样就不需要
用OE
字节写能力
128千× 36个通用I / O架构
3.3 V电源电压（V
DD
)
2.5 V / 3.3 V的I / O电源（V
DDQ
)
快时钟到输出时间
2.8纳秒（ 200 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能（ OE ）
可提供无铅100引脚TQFP封装，无铅和
非无铅119球BGA封装
连拍能力 - 线性或交错突发订单
“ ZZ ”睡眠模式选项
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逻辑框图
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05524牧师* L
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2012年9月24日
