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AT32UC3A3
图8-3 。
PLL与控制逻辑和过滤器
PLLMUL
产量
分频器
面膜
PLL时钟
OSC0时钟
OSC1时钟
0
1
输入
分频器
PLL
LOCK
PLLOSC
PLLDIV
PLLEN
PLLOPT
8.5.4.1
使能PLL
PLLn是通过写PLLn寄存器中的PLLEN位使能。 PLLOSC选择振荡器0或1
作为时钟源。该PLLMUL和PLLDIV领域必须写入乘法和divi-
锡永的因素，分别创造了PLL频率：
f
PLL
= 2 * （ PLLMUL + 1）/ （ PLLDIV +1） F
OSC
该PLLn.PLLOPT字段应当根据PLL的操作被设定为适当的值，频
昆西。该PLLOPT字段也可以设置除以2所述的PLL的输出频率。
锁定信号为每个PLL可作为曝光锁N标志POSCSR 。中断可以gen-
erated对这些位的0到1的转变。
8.5.5
同步时钟
慢时钟（默认） ，振荡器0 ，或PLL0提供源主时钟，这是
公共根的同步时钟为CPU / HSB ， PBA和PBB模块。主
时钟由一个8位分频器分频，而所有这四个同步时钟可以从运行
任何窃听这种预分频器，或不可分割的主时钟，只要为f
中央处理器
f
PBA ， B，
。在同步的
理性的时钟源可以上动态地修改，回应中的应用不同的负载。该
时钟域可以在睡眠模式下被关闭，如上述
第8.5.7节。
此外，该
时钟在四个畴的每个模块都可以单独屏蔽，避免功率变
消耗在非活动模块。
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32072A–AVR32–03/09
