功能说明
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总的指导方针压缩的有效性越高，设备的逻辑或
路由利用率，较低的压缩比（其中，压缩比为
定义为原始比特流的大小由所述压缩比特流的大小划分） 。
于Stratix设计的基础上，设计一套具有不同量的逻辑
利用，最小压缩比，观察到1.9或47％大小
为减少这些设计。
表6
列出样本的压缩比从一套
的Stratix设计。这些数字作为指导，而不是一个规范，来帮助你
分配足够的内存配置存储压缩码流。
表6的Stratix压缩比
项
逻辑利用率
压缩比
％面积减少
注意
表6：
（ 1 ）这些数字是初步。它们的目的是作为一个准则，而不是一个规范。
(1)
最低
98%
1.9
47%
平均
64%
2.3
57%
可编程时钟配置
配置时钟（ DCLK ）速度是用户可编程的。之一的两个时钟源
可用于合成构成时钟;可编程振荡器或
外部时钟输入引脚（ EXCLK ） 。配置时钟频率可以进一步
利用时钟分频器电路合成。这个时钟可以由N个被分割
计数器来产生你的
DCLK
输出。 N分频器支持所有整数分频器
介于1和16 ，以及一个1.5分频器和一个2.5分频器。占空比为所有的时钟
师比非整数除法其他为50％ （对于非整数除法器，所述
占空比不会是50％）。
图5
示出了时钟除法器单元的方框图。
图5.时钟分频单元
配置设备
时钟分频单元
外部时钟
（高达100 MHz ）
10兆赫
33兆赫
50兆赫
66兆赫
内部振荡器
DIVIDE
by
N
DCLK
该
DCLK
频率由最大限定
DCLK
频率FPGA的支持。
f
有关最高的更多信息
DCLK
输入频率支承在
FPGA ，是指在适当的器件手册配置章节。
2012年1月
Altera公司。
增强型配置（ EPC ）设备数据表
