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ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
概述
在ADSP- 2106x SHARC
- 超级哈佛架构的COM
计算机，是一个32位的信号处理微机的提议
高水平的DSP性能。在ADSP- 2106x建立在
ADSP- 21000 DSP内核，以形成一个完整的系统级芯片，
增加一个双端口片上SRAM和集成I / O外设
数常量由一个专用的I / O总线的支持。
制作高速，低功耗的CMOS工艺中，
ADSP - 2106x具有25 ns指令周期时间和工作在
40 MIPS 。其片上指令高速缓存，处理器可以
在一个周期内执行每一条指令。
表2
显示perfor-
曼斯基准的ADSP- 2106x 。
在ADSP- 2106x SHARC代表的集成的新标准
重刑信号的电脑，结合了高性能
浮点DSP内核集成的片上系统为特色的
Tures的包括高达4M位的SRAM存储器（见
表1） ，
a
主处理器接口，DMA控制器，串行端口和链路
端口，和并行总线连接为无缝的DSP
多。
表2基准（40 MHz）的
基准算法
1024点复数FFT（基数4 ，与
逆转）
FIR滤波器（每点击）
IIR滤波器（每双二阶）
除（ Y / X ）
平方根的倒数
DMA传输速率
速度
0.46
Ps
25纳秒
100纳秒
150纳秒
225纳秒
240兆字节/秒
周期
18,221
1
4
6
9
串行端口和链路端口
JTAG测试访问端口
ADSP-2106x
1
时钟
CLKIN
EBOOT
3
4
LBOOT
IRQ2–0
FLAG3–0
TIMEXP
链接
器件
（ 6 MAX）
（可选）
LxCLK
LxACK
LxDAT3–0
TCLK0
RCLK0
TFS0
RSF0
DT0
DR0
TCLK1
RCLK1
TFS1
RSF1
DT1
DR1
RPBA
ID2–0
RESET
ADDR31–0
DATA47–0
RD
WR
确认
MS3–0
控制
数据
血粉
CS
ADDR
数据
ADDR
BOOT
EPROM
（可选）
数据MEMORY-
映射
OE
器件
WE
（可选）
确认
CS
地址
页面
SBTS
ADRCLK
DMAR1–2
DMAG1–2
CS
HBR
HBG
REDY
BR1–6
PA
JTAG
6
串行
设备
（可选）
DMA设备
（可选）
数据
串行
设备
（可选）
主持人
处理器
接口
（可选）
ADDR
数据
图2. ADSP- 2106x系统示例配置
SHARC系列核心架构
在ADSP- 2106x SHARC继续在业界领先的标
集成的DSP dards ，结合高性能
32位DSP内核集成的片上系统功能。
的框图
第1页
说明了以下architec-
王兴仁特点：
运算单元（ALU，乘法器和移位器）配有一个
数据地址发生器（ DAG1 ， DAG2 ）
程序定序器与指令缓存
PM和DM总线支持4个32位数据的能力
在每一个核心的亲内存和核心之间传输
处理器周期
间隔定时器
片上SRAM
外部端口，用于连接到片外存储器和
外设
主机端口和多处理器接口
· DMA控制器
在ADSP- 2106x包括以下建筑特色
的ADSP- 21000系列核心。在ADSP- 2106x处理器
都与ADSP- 21020代码和功能兼容。
独立，并行计算单位
算术/逻辑单元（ ALU ） ，乘法器和移位器的所有per-
形成单周期指令。三个单元被布置在
平行，最大限度地提高计算吞吐量。多单
功能指令执行的并行ALU和乘法器能操作
ations 。这些运算单元支持IEEE 32位单
精度浮点数，扩展精度40位浮点
点，和32位定点数据格式。
数据寄存器文件
通用数据寄存器文件用于传输数据
计算单元和数据总线之间，并用于stor-
荷兰国际集团的中间结果。这10口， 32个寄存器（16小学，
16中学）寄存器文件，结合ADSP- 21000
哈佛架构，允许约束之间的数据流
计算单元和内部存储器。
牧师F
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2008年3月
