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AT17C/LV002
FPGA串行大师
模式概述
任何基于SRAM的FPGA的I / O和逻辑功能由组态成立
化程序。程序被加载或者上电时自动地，或者在
命令，取决于FPGA的模式引脚的状态。在主控模式下， FPGA
自动加载来自外部存储器的配置方案。该AT17
串行EEPROM配置已被设计为与主兼容性
串行模式。
这个文档讨论了AT40K ， AT40KAL和AT94KAL应用程序，以及
赛灵思应用。
控制
CON组fi guration
FPGA器件和AT17串行EEPROM之间的连接最简单
和不言自明的：
在AT17系列配置器的数据输出驱动FPGA器件的DIN 。
主FPGA CCLK输出驱动AT17系列的CLK输入
配置器。
任何AT17系列配置的CEO输出驱动器旁边的CE输入
配置EEPROM中的级联链。
SER_EN必须连接到V
CC
（ ISP期间除外） 。
就绪引脚可作为该设备的重置的集电极开路指示器
状态;它是驱动为低电平，而该设备在上电复位周期和发布
（三态）时，循环结束。
串行级联
CON组fi guration
EEPROM的
对于配置为菊花链多个FPGA ，或用于需要较大的配置的FPGA
定量的回忆，级联配置器提供了额外的内存。
作为从第一配置的最后一个比特被读出，该时钟信号的配置
声称其CEO输出低，并禁止其数据线驱动器。第二个配置器
认识到它的CE输入低电平，并启用其数据输出。
配置完成后，所有的级联配置器的地址计数器
如果每个配置的RESET / OE是驱动为有效（低）水平复位。
如果地址计数器不被完成时复位，则复位/ OE输入
可将其置于无效（高）级。
AT17系列复位
极性
编程模式
所述AT17系列配置允许用户为任一复位极性编程
RESET / OE或RESET / OE 。此功能是支持行业标准的程序员
算法。
在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以
可通过2线串行总线编程。编程完成在V
CC
只供应。
在芯片内部产生编程超电压。该AT17C部件
读/写在5V标称。该AT17LV部分是读/写在3.3V标称。
该AT17C / LV002系列配置进入低功耗待机模式，只要CE
被置为高电平。在这种模式下，配置器消耗小于0.5毫安的电流在
5V 。输出仍然是OE的国家在高阻抗状态，无论
输入。
待机模式
5
2281D–12/01
