AD9549
PFD输出的时间序列的数字字被路由
给数字环路滤波器。数字滤波器的实现提供
许多优点：过滤器响应由数字确定
系数而不是由分立元件值;有
不老化部件和组件，因此，无漂移
价值随着时间的推移，有在环路滤波器无热噪声;和
不存在控制节点的泄漏电流（导致参考
穿通线在传统的模拟PLL ） 。
环路滤波器的输出是一个时间序列的数字字。
这些字加到一个DDS的频率调谐输入
驾驭DCO频率。 DDS的提供模拟输出
通过集成的DAC信号，有效地模仿操作
的模拟电压控制振荡器（VCO ）组成。
该DPLLC可以编程结合操作与
内部频率估计器，以帮助减少所需要的时间
实现锁定。当频率估计器的情况下，
频率捕获完成在以下两
步骤：
1.
估计是由f的频率
PFD
。相
锁定控制回路是在基本上不工作
频率估计处理。当频率估计
制成，它被传递到DDS ，使得它的输出频率
是约等于f
PFD
乘以S（模
反馈分频器） 。
锁相控制环路变得活跃，并作为
一个伺服取得和与基准保持相位锁定
信号。
级联一个额外的除以2 。因此，除法器
能够整除的为165535 （ 1指数）或
2 131070 （ 2指数） 。分频器是通过I / O编程
寄存器映射到任意的上升（默认值）触发或下降沿
该参考源的输入信号。注意，该值存储在
R分频器寄存器是比实际的R分频器1以下，因此设置
R分频器寄存器置0的结果中的R-分频器，其等于1 。
有上的R是受所施加的值的下限
该DPLLC ，它具有一个最强内相位频率检测器
的F妈妈工作频率
PFD [ MAX]
，如在细说明
鉴相器部分。 R分频器/ 2位必须设置时，
REFA或REFB大于400兆赫。用户必须还
确保R被选择，以使得它满足不等式。
f
R
R
≥
CEIL
f
PFD
[
最大
]
上界是
f
R
≤
FL OOR
R
8千赫
其中，所述细胞（x）的函数得到最接近的整数≥ X 。
例如，当f
R
= 155兆赫和f
PFD [ MAX]
= 24.5兆赫，则
CEIL （ 155 / 24.5 ）= 7 ，所以R必须是≥7 。
2.
反馈分频器（分频-S ）
反馈分频器是一个整数除法器允许频率
在REF信号的相乘出现在的输入
相位检测器。它能够处理的频率远高于
奈奎斯特限制DDS的。除法深度为16位，磁带式
caded用另外的除以2 。因此，除法器是
能够整除的为165535 （ 1指数）或
2 131070 （ 2指数） 。分频器是通过I / O编程
寄存器映射到任意的上升（默认值）触发或下降
反馈信号的边沿。注意，该值存储在
S-分频器寄存器是比实际的R分频器1以下，所以设置
在S-分频器寄存器为0的结果中的S分压等于1 。
反馈分频器必须在一定的编程
边界。当FDBK_IN是S -分/ 2位必须置
超过400 MHz的更大。在反馈的上边界
分频器是最大可编程值较小
S和DDS的最大实际输出频率
(~40% f
S
） 。两个方程给出：
MAX1
一个反馈分频器
的1和S指数
MAX2
为2的指数。
正如在第1步中， DPLLC包括反馈分频器
允许数字控制振荡器以在f的整数倍（S）操作
PFD
.
这就建立了一个标称的DCO频率（f
DDS
） ，由下式给出
S
f
DDS
=
f
R
R
系统时钟
REF
输入
： PFD
DIV
样本
DELIVERED AT
在CLK率
÷P
样本
DELIVERED AT
系统时钟速率
DAC_OUT
引脚
CCI
DDS
÷R
相
CLK探测器
（ TIME - TO-
数字
转换器）
环
滤波器
α
β
FDBK_IN
引脚
÷S
图23.数字锁相环原理框图
前馈分频器（分频-R）的
前馈分频器是一个整数分频器，允许
在REF源输入信号，而频率预分频
保持AD9549的所需的低抖动性能。
前馈分频器是可编程模数分频器
非常低的抖动注入。除法器能够处理输入
频率高达750兆赫。除法深度为16位，
06744-023
外部DAC
重建
滤波器
40%
f
S
R
S
MAX1
=
民
, 65,535
f
R
or
40%
f
S
R
, 131,070
S
最大
2
=
民
f
R
哪里
R
是前馈分频器的模量，
f
S
是DAC
采样率和
f
R
是输入参考频率。
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