AD9516-5
LVPECL时钟分配
的LVPECL输出
AD9516
提供最低的抖动时钟
这可从信号
AD9516.
LVPECL输出
（因为它们是打开的发射器）需要一个直流端接至偏压
输出晶体管。的简化等效电路中
图47示出了LVPECL的输出级。
在大多数应用中，一个LVPECL远端戴维宁端接
（参见图59 ）或Y -终止（参见图60 ）的建议。
在每一种情况下，在V
S
的接收缓冲区应该匹配
V
S_LVPECL
。如果它不匹配，则交流耦合建议（见
图61 ） 。
电阻器网络被设计为传输线匹配
阻抗（50 Ω ）和所述开关的阈值（Ⅴ
S
1.3 V).
V
S_DRV
V
S_LVPECL
V
S
LVPECL Y型终端是一个优雅的终止方案，该方案
使用最少的组件，并提供两个奇数和偶数模式
阻抗匹配。偶模阻抗的匹配是
对于紧密耦合传输线重要的考虑
在高频率下。它的主要缺点是，它提供了有限的
灵活性，用于改变发射极跟随器的驱动强度
LVPECL驱动程序。这可能是一项重要考虑因素
驱动长走线长度，但通常不是一个问题。在该情况下
在图60中，其中V表示
S_LVPECL
= 2.5 V ， 50 Ω终端
电阻器连接到地应改为19 Ω 。
戴维宁等效终端采用的是电阻网络提供
50Ω终端到一个直流电压，该电压低于V
OL
在LVPECL的
驱动程序。在这种情况下，V
S_LVPECL
对
AD9516
应等于V
S
of
接收缓冲器。虽然电阻器组合显示
在图60的结果中V的直流偏置点
S_LVPECL
- 2 V时，实际
共模电压为V
S_LVPECL
- 1.3 V，因为额外的
从电流流过
AD9516
通过上拉LVPECL驱动器
下拉电阻。
的电路是相同的当V
S_LVPECL
= 2.5V，所不同的是
下拉电阻是62.5 Ω和上拉电阻是250 Ω 。
50
单端
（没有加上）
50
127
127
LVPECL
LVPECL
07972-045
83
LVDS时钟分配
该
AD9516
提供了四种时钟输出（ OUT6到OUT9 ）表示
可配置为CMOS或LVDS电平输出。 LVDS是一种
使用一个电流模式输出级的差分输出选项。
额定电流为3.5毫安，它产生一个350毫伏的输出
跨越100 Ω电阻摆动。 7毫安的输出电流也
可在一个较大的输出摆幅要求的情况下。该
LVDS输出符合或超过所有ANSI / TIA / EIA- 644
特定连接的阳离子。
为LVDS输出推荐的终端电路
在图62中所示。
V
S
V
S
图59.直流耦合3.3 V LVPECL远端戴维宁端接
V
S_LVPECL
Z
0
= 50
LVPECL
Z
0
= 50
50
V
S
= 3.3V
50
07972-147
50
LVPECL
图60.直流耦合3.3 V LVPECL Y型端子
V
S_LVPECL
0.1nF
V
S
LVDS
100
100
差速器（耦合）
LVDS
07972-047
LVPECL
100Ω差分
100
（耦合）
0.1nF输电线路
200
LVPECL
图62. LVDS输出终端
07972-046
200
见
AN- 586应用笔记，
LVDS数据输出为高
高速模拟 - 数字转换器
对LVDS的更多信息。
图61.交流耦合LVPECL与杆双回线
版本A |页72 76
