AD9516-5
引脚配置和功能描述
REFIN （ REF1 ）
REFIN （ REF2 ）
CPRSET
VS
VS
GND
RSET
VS
OUT0
OUT0
VS_LVPECL
OUT1
OUT1
VS
VS
VS
LVPECL LVPECL
LVPECL LVPECL
图6.引脚配置
表17.引脚功能描述
PIN号
1, 11, 12, 30,
31, 32, 38,
49, 50, 51,
57, 60, 61
2
3
4
5
6
7
8
输入/
产量
I
PIN TYPE
动力
助记符
VS
描述
3.3 V电源引脚。
O
O
I
O
O
I
I
3.3 V CMOS
3.3 V CMOS
动力
环路滤波器
3.3 V CMOS
3.3 V CMOS
3.3 V CMOS
REFMON
LD
VCP
CP
状态
REF_SEL
SYNC
9, 10, 15, 18,
19, 20
13
14
不适用
I
I
NC
迪FF erential
时钟输入
迪FF erential
时钟输入
NC
CLK
CLK
参考监视器（输出） 。该引脚具有多个可选输出;
请参阅表49 ，注册0x01B 。
锁定检测（输出） 。该引脚具有多个可选输出;请参阅表49 ，
注册0x01A 。
电源的电荷泵（ CP ） ; VS ≤ VCP ≤ 5.25 V.
电荷泵（输出） 。该引脚连接到外部环路滤波器。该引脚可
悬空如果不使用PLL的。
状态（输出） 。该引脚具有多个可选输出;请参阅表49 ，
注册0x017 。
参考选择。选择REF1 （低）或REF2 （高） 。该引脚具有内部30 kΩ的
下拉电阻。
手动同步和手动缓缴。该引脚启动手动
同步化，并且也可用于人工故障保持。低电平有效。该引脚有
内部30 kΩ的上拉电阻。
无连接。这些引脚可以悬空。
随着CLK的，这是差分输入的时钟分配部分。
随着CLK的，这是差分输入的时钟分配部分。
如果将单端输入连接到CLK引脚，连接一个0.1 μF旁路
从CLK电容器接地。
版本A |第16页76
07972-003
笔记
1. NC =无连接。不要连接到该引脚。
2，裸露的芯片焊盘必须连接到GND。
CS
NC
NC
NC
SDO
SDIO
RESET
PD
OUT4
OUT4
VS_LVPECL
OUT5
OUT5
VS
VS
VS
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
LVDS / CMOS
W / FINE延迟调整
VS
REFMON
LD
VCP
CP
状态
REF_SEL
SYNC
NC
NC
VS
VS
CLK
CLK
NC
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
LVDS / CMOS
W / FINE延迟调整
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
销1
指标
AD9516-5
顶视图
（不按比例）
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
OUT6 （ OUT6A ）
OUT6 （ OUT6B ）
OUT7 （ OUT7A ）
OUT7 （ OUT7B ）
GND
OUT2
OUT2
VS_LVPECL
OUT3
OUT3
VS
GND
OUT9 （ OUT9B ）
OUT9 （ OUT9A ）
OUT8 （ OUT8B ）
OUT8 （ OUT8A ）
LVPECL LVPECL
