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DAC5662-EP
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SGLS340A - 2006年6月 - 修订2006年10月
数字输入和时序（续）
双总线数据接口和时钟
在双总线模式下， MODE引脚连接到DVDD 。该DAC5662内的两个转换器通道
由两个独立的12位并行数据端口。每个DAC通道是由它自己的一组写入的控制
（ WRTA ， WRTB ）和时钟（ CLKA ， CLKB ）线。该WRT线控制通道输入锁存器和CLK
行控制DAC锁存器。数据首先被加载到输入锁存器由WRT线的上升沿
内部数据传输要求的写入和时钟输入一个正确的顺序，因为本质上是两个时钟
具有相等的周期（但可能使用不同的相位）的结构域被输入到DAC5662 。这是由一个定义的
的时钟的上升沿和的写输入的上升沿之间的时间的最低要求。
这基本上意味着， CLK的上升沿必须发生在同一时间或的上升沿之前
WRT信号。如果在时钟的上升沿之后的上升发生的2纳秒的最小延迟应该保持
写的边缘。请注意，这些条件都得到满足时，时钟和写输入端被连接
外部。请注意，所有的规格进行测量连接在一起的WRT和CLK线。
D[11:0]
有效数据
t
su
t
h
t
1PH
WRT1/WRT2
CLK1/CLK2
t
SETTLE
t
LAT
IOUT
or
IOUT
t
pd
图18.双总线模式操作
单总线交错的数据接口和时钟
在单总线交错模式下， MODE引脚连接到DGND 。
图19
给出了时序图。在
交错模式中， I和Q通道共用的写输入（ WRTIQ ）和更新时钟（ CLKIQ和内部
CLKDACIQ ） 。复用逻辑指示在I信道的输入总线输入字要么I信道的输入锁存器
（ SELECTIQ为高），或者Q信道的输入锁存器（ SELECTIQ低） 。当SELECTIQ为高时，数据值
在Q信道锁闩通过再次呈现所述锁存器输出数据到它的输入保留。当SELECTIQ低，
在I信道锁存器中的数据值是由呈现所述锁存器输出数据到它的输入保留。
在交错模式下， I信道的输入数据速率两倍于DAC内核的更新速率。作为双总线模式，
保持的写入和时钟输入一个正确的顺序是很重要的。边沿触发的触发器锁存的I-
和Q信道输入端上的字写输入（ WRTIQ ）的上升沿。该数据被提供给I-和
Q- DAC锁存的写输入下面的下降沿。该DAC5662时钟输入的一个因素分
两个前它被提交到DAC锁存器中。
I和Q信道数据的正确配对是由RESETIQ完成。在交错模式下，时钟输入CLKIQ是
两部分，可将转化的CLKIQ的上升沿和之间的非确定性的关系分
CLKDACIQ 。 RESETIQ保证，但是， CLKDACIQ的上升沿的正确位置上，相对于
以在DAC锁存器的输入数据，则确定。 CLKDACIQ被禁用（低）时， RESETIQ高。
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