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SM320VC33-EP
数字信号处理器
SGUS037C - 2002年8月 - 修订2003年1月
定时器引脚时机
有效逻辑电平周期和极性由内部控制寄存器的内容规定。以下
表中定义的时序参数为定时器引脚。
定时要求为定时器引脚（见图37和图38）
VC33-120
民
t
su(TCLK-H1L)
t
h(H1L-TCLK)
建立时间，在H1低TCLK外部
保持时间后， H1低TCLK外部
4*
0
最大
民
3*
0
VC33-150
最大
单位
ns
ns
*未经生产测试
这些要求适用于同步的输入时钟。
开关特性在推荐工作条件下的定时器引脚（见图37和
图38）
参数
t
d(H1H-TCLK)
t
C（ TCLK ）
t
W（ TCLK ）
延迟时间， H1高到TCLK
内部有效
周期时间， TCLK
时间
脉冲持续时间，
TCLK
TCLK分机
TCLK INT
TCLK分机
TCLK INT
t
C（H ）
x 2.6*
t
C（H ）
x 2*
t
C（H ）
+ 6*
[t
C（ TCLK ）
/2] -- 4*
[t
C（ TCLK ）
/2] + 4*
t
C（H ）
x 2
32*
VC33-120
民
4
t
C（H ）
x 2.6*
t
C（H ）
x 2*
t
C（H ）
+ 5*
[t
C（ TCLK ）
/2] -- 4*
[t
C（ TCLK ）
/2] + 4*
t
C（H ）
x 2
32
*
最大
民
VC33-150
最大
3
单位
ns
ns
ns
*未经生产测试
这些参数用于异步输入时钟。
H3
H1
t
h(H1L-TCLK)
t
su(TCLK-H1L)
TCLK输入
t
C（ TCLK ）
t
W（ TCLK ）
t
su(TCLK-H1L)
t
h(H1L-TCLK)
图37.定时器引脚时序，输入
H3
H1
t
d(H1H-TCLK)
TCLK作为输出
t
d(H1H-TCLK)
图38.定时器引脚时序，输出
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