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时序模型
表4-122 。的Stratix最大输出时钟频率为PLL [ 5 ， 6 ， 11 ， 12 ]引脚
在引线键合封装（第1部分2）
I / O标准
LVTTL
2.5 V
1.8 V
1.5 V
LVCMOS
GTL
GTL +
SSTL - 3 I级
SSTL - 3级II
SSTL - 2 I类
SSTL - 2级II
SSTL - 18 I级
SSTL - 18 II类
1.5 -V HSTL I类
1.5 -V HSTL II类
1.8 -V HSTL I类
1.8 -V HSTL II类
3.3 -V PCI
3.3 -V PCI -X 1.0
紧凑型PCI
AGP 1 ×
AGP 2 ×
CTT
差1.5 -V HSTL
C1
差1.8 -V HSTL
I类
差1.8 -V HSTL
II类
差分SSTL - 2
(1)
LVPECL
(2)
PCML
(2)
-6 -7速度速度速度-8
GRADE
GRADE
GRADE
175
175
175
175
175
125
125
110
133
166
133
110
110
167
167
167
167
167
167
175
175
175
125
167
167
167
110
311
250
150
150
150
150
150
100
100
90
125
133
100
100
100
167
133
167
133
167
133
150
150
150
100
133
167
133
100
275
200
150
150
150
150
150
100
100
90
125
133
100
100
100
167
133
167
133
167
133
150
150
150
100
133
167
133
100
275
200
单位
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
4–84
Stratix器件手册，卷1
Altera公司。
2005年7月
