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Stratix器件系列数据手册
Stratix器件手册，卷1
章
2
日期/版本
2005年7月V3.2
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已完成的更改
额外
“明确的信号”
部分。
更新
“上电顺序&热插拔”
部分。
格式更改。
更新速度快的区域时钟网络上的描述
页2-73 。
删除单词初步从“规范最大
时间重新锁定为100微秒“
页2-90 。
关于差分SSTL和HSTL输出添加的信息
2-92页上的“外部时钟输出” 。
在更新后的注意事项
图2-55 2-93页。
有关补充信息
m
计数器
“时钟倍频&
2-101页上师“ 。
更新注意事项1
表2-58 2-101页。
更新说明
“时钟倍频&司”关于
页2-88 。
更新
表2-22 2-102页。
添加引用AN 349和AN 329
“外部RAM
2-115页上的接口“ 。
表2-25 2-116页：
更新表，更新注释3和
4.注4， 5和6，现在说明5 ，图6和7。
更新
表2-26 2-117页。
有关PCI合规性，以补充信息
2-120页。
表2-32 2-126页：
更新该表并删除注释1 。
更新的参考器件引脚输出，现在是可以在网络上
on
第2-130 。
添加注释4和5
表2-36 2-130页。
更新注3
表2-37 2-131页。
更新注5
表2-41 2-135页。
补充说明3排11和12
表2-18 。
删除“的Stratix和Stratix GX器件的PLL可用性”表。
添加的I / O标准行
表2-28
那支最大和最小
强度。
ROW
CLK [ 1,3,8,10 ]
从已删除
表2-30 。
为LVPECL ， 3.3 -V PCML增强列添加复选标记，
在LVDS和HyperTransport技术行
表2-32 。
去除左，右I / O组一行
表2-34 。
变
RCLK
价值观
图2-50
和
2–51.
外部RAM接口部分取代。
在增加了672引脚BGA封装信息
表2-37 。
串联和并联片上端接取出的支持。
端接技术更名为差片上端接。
通过2-更新每个PLL信道数在表2-38
42.
更新
图2-65
和
2–67.
更新的DDR I的信息。
更新
表2-22 。
额外
表2-25 ， 2-29 ， 2-30 ，
和
2–72.
更新
图2-59 ， 2-65 ，
和
2–67.
更新了锁定检测部分。
2004年9月V3.1
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2004年4月， V3.0
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2003年11月， V2.2
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2003年10月， V2.1
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段Ⅰ- 2
Altera公司。
