DS90UH926Q
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（ DEC）
44
添加注册
（十六进制）名称
0x2c上SSCG
控制
位（S ）
7:4
3
注册
TYPE
RW
默认功能
（十六进制）
0x00
SSCG
启用
SSCG
选择
说明
版权所有
启用扩频时钟发生器
0 ：禁用
1 ：启用
SSCG频率偏差：
当LFMODE = H
FDEV FMOD
000： +/- 0.7 CLK / 628
001: +/- 1.3
010: +/- 1.8
011: +/- 2.5
100 ： +/- 0.7 CLK / 388
101: +/- 1.2
110: +/- 2.0
111: +/- 2.5
当LFMODE = L
FDEV FMOD
000： +/- 0.9 CLK / 2168
001: +/- 1.2
010: +/- 1.9
011: +/- 2.5
100 ： +/- 0.7 CLK / 1300
101: +/- 1.3
110: +/- 2.0
111: +/- 2.5
1 ：覆盖分频器选择MCLK
0 ：不覆盖的MCLK分
SEE
表5
2:0
RW
58
0x3A的I2S MCLK
产量
7
6:4
RW
RW
0x00
MCLK
改写
MCLK
频率
看中
3:0
65
0×41链接错误
算
7:5
4
RW
0x03
链接错误
算
启用
链接错误
算
版权所有
版权所有
启用串行链路的数据完整性错误计数
1 ：启用错误计数
0 ：禁用
链接错误计数阈值。
计数器是基于像素时钟。 CLK0 ， CLK1和DCA是
对于连接错误监控，如果错误计数使能，
解串器锁松动，一旦错误计数达到
门槛。如果禁用deserilizer松锁与一个
错误。
3:0
RW
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