AD7938/AD7939
AD7938 / AD7939以ADSP -21065L接口
图44示出的一种典型的接口
AD7938 / AD7939和
ADSP-21065L
SHARC处理器。
这个接口是三个DMA握手1的一个例子
模式。在MS
X
控制线实际上是三个内存选择
线。内部ADDR
25-24
被解码到MS
3比0
和这些
行，然后宣称为芯片选择。该DMAR
1
（ DMA
要求1）是用在此设置中作为中断信号的端
的转换。该接口的其余部分是标准的
信号交换动作。
DSP / USER SYSTEM
数据表
DSP / USER SYSTEM
CONVST
A0至A15
地址总线
TMS32020/
TMS320C25/
TMS320C50*
IS
地址
EN解码器
CS
AD7938/
AD7939*
准备
MSC
STRB
读/写
TMS320C25
只
WR
RD
INT
X
ADDR
0
至地址
23
地址总线
忙
03715-047
03715-048
CONVST
DMD0 TO DMD15
数据总线
DB11至DB0
*省略清晰额外的引脚。
MS
X
地址
LATCH
地址总线
AD7938/
AD7939*
图45.接口的TMS32020 / TMS320C25 / TMS320C5X
AD7938 / AD7939为80C186的接口
CS
忙
RD
ADSP-21065L*
DMAR
1
RD
WR
地址
解码器
WR
DB0 TO DB11
03715-046
D0到D31
数据总线
*省略清晰额外的引脚。
图44.接口的ADSP -21065L
AD7938 / AD7939以TMS32020 ， TMS320C25和
TMS320C5X接口
在AD7938 / AD7939和之间的并行接口
TMS32020 ， TMS320C25和TMS320C5X系列DSP是
在图45选择用于存储器映射地址所示
在AD7938 / AD7939的选择应落在I / O
所述的DSP的存储器空间。在并行接口
AD7938 / AD7939是速度不够快，界面的TMS32020
没有额外的等待状态。如果高速胶合逻辑，如74AS
装置，用于驱动所述的RD和WR线时
接口的TMS320C25 ，无等待状态是必要的。
然而，如果慢逻辑的情况下，数据访问也可以减缓
在充分阅读和写入的部分时，
需要一个等待状态的插入。额外的等待状态
需要使用TMS320C5X在他们最快时钟时，
速度（见TMS320C5X用户指南详细说明） 。
数据被从ADC使用下面的指令读
在D中， ADC
其中：
D
是数据存储器的地址。
ADC
为AD7938 / AD7939的地址。
图46示出了AD7938 / AD7939接口到所述80C186
微处理器。 80C186的DMA控制器提供了两个
独立的高速DMA通道，其中数据传输可以
存储器和I / O空间之间发生。每个数据传输
消耗2个总线周期，一个周期来获取数据，而另一个
来存储数据。在AD7938后/ AD7939完成转换，
在BUSY线产生DMA请求通道1 （ DRQ1 ） 。
因为中断时，处理器执行的DMA读
操作也复位中断锁存器。足够的优先级
必须被分配给该DMA通道，以确保在DMA
请求被完成一次转换之前提供服务。
微处理器/
用户系统
AD0至AD15
A16至A19
ALE
地址/数据总线
CONVST
地址
LATCH
地址总线
AD7938/
AD7939*
80C186*
地址
解码器
Q
R
S
RD
WR
CS
DRQ1
忙
RD
WR
数据总线DB0 TO DB11
*省略清晰额外的引脚。
图46.接口的80C186
版本C |分页： 36 30
