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纳米的ProASIC3快闪FPGA
调整
版本1 （续）
变化
该器件的架构图，
图1-3 纳米的ProASIC3设备架构
概述与两个I / O插槽（ A3PN060和A3PN125 ）
通过
图1-4
有四个I / O组的ProASIC3器件的纳米体系结构概述（ A3PN250 ）
进行了修订。
图1-1 ProASIC3器件架构概述与两个I / O
银行和无RAM（ A3PN010和A3PN030 ）
是新的。
该
"PLL和CCC"节
进行了修订，包括约CCC- GLS信息
A3PN020和更小的设备。
页面
1-3
通过
1-4
1-6
2-2
DC和开关
特征
提前V0.2
表2-2 推荐工作条件1 ， 2
修改为VMV添加
在VCCI行。下表说明已加入： "VMV引脚都必须连接
到相应的VCCI pins."
中的值
表2-7 静态电源电流特性
进行了修订
对于A3PN010 ， A3PN015和A3PN020 。
2-6
一个表记， "All LVCMOS 3.3 V软件的宏支持LVCMOS 3.3V的宽
2-16, 2-18
范围，如在JESD8 -B规范中指定， "加入
表2-14
最大和最小DC输入和输出电平总结，表2-18
I / O时序特性，软件默认设置的摘要（ 35 pF）时，
和
表2-19 摘要I / O时序特性，软件默认的
设置（在10 pF的） 。
宽范围中加入3.3 V LVCMOS
表2-21 I / O输出缓冲器2-19 ， 2-20
最大的阻力1
和
表2-23 I / O短路电流IOSH / IOSL 。
包装进展
v0.2
该
"48引脚QFN"
引脚图进行了修订。
注2的
"48引脚QFN" ， "68引脚QFN" ，
和
"100引脚VQFP"
引脚图
溶液中加入/改为"The芯片附着的封装焊盘连接至地
（GND） 0."
该
"100引脚VQFP"
引脚图进行了修订，将脚的ID为上
左上角代替右上角。
4-2
4-2, 4-5,
4-9
4-9
EV我SI O 4 N 1 1
5 -5
