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纳米的ProASIC3快闪FPGA
时序特性
表2-74
RAM4K9
商业案例的条件：T已
J
= 70 ° C，最差情况下的VCC = 1.425 V
参数
t
AS
t
AH
t
ENS
t
ENH
t
BKS
t
BKH
t
DS
t
DH
t
CKQ1
t
CKQ2
t
C2CWWL1
t
C2CWWH1
t
C2CRWH1
t
C2CWRH1
t
RSTBQ
t
REMRSTB
t
RECRSTB
t
MPWRSTB
t
CYC
F
最大
注意事项：
1。有关详细信息，请参阅应用笔记
在双端口SRAM的闪烁同步读写操作
基于cSoCs和FPGA 。
2.对于具体的结点温度和电压供应水平，见表3-6 3-4页的降额值。
描述
地址建立时间
地址保持时间
任，温建立时间
任，温保持时间
BLK建立时间
BLK保持时间
输入数据（ DIN ）建立时间
输入数据（ DIN ）保持时间
时钟高到新的数据有效的DOUT （输出留存， WMODE = 0 ）
时钟高到新的数据有效的DOUT （流通， WMODE = 1 ）
时钟高到新的数据有效的DOUT （流水线）
–2
0.25
0.00
0.14
0.10
0.23
0.02
0.18
0.00
1.79
2.36
0.89
–1
0.28
0.00
0.16
0.11
0.27
0.02
0.21
0.00
2.03
2.68
1.02
0.28
0.26
0.38
0.42
1.05
1.05
0.33
1.71
0.24
3.68
272
标准。单位
0.33
0.00
0.19
0.13
0.31
0.02
0.25
0.00
2.39
3.15
1.20
0.25
0.23
0.34
0.37
1.23
1.23
0.38
2.01
0.29
4.32
231
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
兆赫
地址冲突CLK到CLK延迟可靠的写上相同的0.33之后写
地址;适用于收边
地址冲突CLK到CLK延迟可靠的写上相同的0.30之后写
地址;适用于上升沿
地址冲突CLK到CLK延迟对同一0.45之后写可靠的读取访问
地址;适用于开刃
地址冲突CLK到CLK延迟可靠的写入权限读取相同的0.49后，
地址;适用于开刃
RESET低到数据输出低的DOUT （流过）
RESET在DOUT低到数据输出低（流水线）
复位清除
复位恢复
重置最小脉冲宽度
时钟周期时间
最大频率
0.92
0.92
0.29
1.50
0.21
3.23
310
EV我SI O 4 N 1 1
2- 63
