新唐
M052 / M054BN数据表
6.3.3
系统时钟&系统定时器时钟
该系统时钟有来自时钟发生器产生4个时钟源。该
时钟源切换取决于寄存器HCLK_S （ CLKSEL0 [ 2 ： 0 ] ） 。该框图是
在图6-4所示。
HCLK_S （ CLKSEL0 [2： 0]）的
22.1184 MHz的
10千赫
PLLFOUT
版权所有
4 24 MHz的
111
011
010
CPUCLK
中央处理器
HCLK
1/(HCLK_N+1)
AHB
PCLK
建业
HCLK_N （CLKDIV [3： 0]）的
CPU在掉电模式
001
000
图6-4系统时钟框图
系统定时器中的Cortex- M0内核的时钟源可以使用CPU时钟或外部时钟
（ SYST_CSR [2]） 。如果使用外部时钟时，系统定时器时钟（ STCLK ）有4个时钟源。该
时钟源切换取决于寄存器STCLK_S的设置（ CLKSEL0 [5 ： 3 ]块
图中示出了图6-5 。
STCLK_S （ CLKSEL0 [5： 3]）的
22.1184 MHz的
HCLK
4 24 MHz的
版权所有
4 24 MHz的
1/2
1/2
1/2
111
011
STCLK
010
001
000
图6-5系统定时器的时钟控制框图
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出版日期： 2012年3月19日
修订版V1.01
