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HSC -ADC- EVALB -SC / HSC -ADC- EVALB -DC
设计在赛普拉斯芯片的SPI接口进行通信
多达五个不同的SPI功能的设备。 CLK和数据
线适用于所有SPI设备。正确的设备是
选择使用5活性低的芯片中的一个来进行通信
选择引脚。这个功能是通过选择的SPI控制
信道的软件。
连接到所述多路分解器BRD
具有并行LVDS输出ADC的要求另一块板
所连接的ADC评估板和之间
FIFO的数据采集卡。此板转换成并行LVDS到
并行CMOS ，使用FIFO数据捕获的两个通道
卡。关于这款主板的更多详细信息，请发
电邮至
highspeed.converters@analog.com
时钟与交错数据
ADC，具有非常高的数据传输速率可以超过的能力
单缓冲内存通道（ 133 MSPS ） 。这些转换器
常解复用数据转换成两个信道，以减少率
捕捉到的数据必需的。在这些应用中， ADC的分析器
必须从两个信道交织的数据来处理它作为一个
单信道。用户可以配置软件来处理
从通道A中的第一个样本，从通道B第二，
等，或反之亦然。同步电路包括在
缓冲存储器强制写的一个小的延迟启用
信号（ WENA和WENB ）的FIFO存储器芯片（引脚1 ，
U101和U201 ） ，以确保数据被捕获在一个
在另一个之前的FIFO。跳线J401和J402跳线确定
该FIFO接收WENA以及FIFO接收WENB 。
改质FIFO存储器
FIFO的评估板包括一个或两个32 KB的FIFO
其能够在133 MHz的时钟信号，根据不同的
型号。引脚兼容的FIFO可升级
来自IDT 。请参阅表2为IDT部件号矩阵。
表2. IDT型号矩阵
产品型号
IDT72V283 - L7-5PF （默认）
IDT72V293-L7-5PF
IDT72V2103-L7-5PF
IDT72V2113-L7-5PF
IDT72V283-L6PF
IDT72V293-L6PF
IDT72V2103-L6PF
IDT72V2113-L6PF
FIFO深度
32 KB
64 KB
132 KB
256 KB
32 KB
64 KB
132 KB
256 KB
FIFO速度
133兆赫
133兆赫
133兆赫
133兆赫
166兆赫
166兆赫
166兆赫
166兆赫
连接到HSC -ADC -FPGA - 4 / -8
具有串行LVDS输出的ADC需要另一个板，
连接的ADC评估板和FIFO之间
数据采集卡。此板的串行数据转换成
并行CMOS使FIFO数据采集卡可以接收
的数据。关于这款主板的更多详细信息，请参阅
在HSC -ADC -FPGA在数据表
www.analog.com/hsc-FIFO 。
欲了解更多信息，请访问www.idt.com 。
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