AD9726
50Ω终端电阻应尽可能靠近POS-
sible到输入引脚，并控制阻抗PCB走线
应该被使用。
良好的AC性能无论从主动或预期
被动DAC时钟驱动电路。然而，在一个无源电路，
输出压摆率是依赖于输入的频率;
而有源电路提供稳定的高输出摆
利率在很宽范围的输入频率。
用DAC的时钟（CLK ±）及以下的定时将DAC
示于图4，图5和表4中。
数据同步电路旁路被写入启用
0X40到地址为0x16 。的AD9726还应配置
在通过写入0x80至地址0x02单数据速率模式。在这
模式，该同步逻辑电路被旁路，使得它的结构和
状态报告无关。
模拟输出
该AD9726是基于高动态范围CMOS
核心内容。模拟输出由差动电流源，
每一个都能够高达20 mA满刻度。离散输出设备
是PMOS和可灌电流到输出
终止± 1 V的顺从电压范围内
在典型的应用中，两个输出驱动器的分立电阻，用于─
模拟地。从那里，特别是对于更高的频率
输出，它们喂中间抽头次级的1：1的射频反
前者。差分至单端转换完成
它提供额外的增益和取消下诏
谐波。
IOUTA
–3dBm
25
04540-021
数据同步电路
在AD9726的高性能要求维护
传入的比特和DAC时钟之间的同步
用于采样和转换数据。尽管固有的昼夜温差
ficulty在指定的DAC的时钟的相位关系
和LVDS数据的时钟输入以及所提出的挑战
接口的高操作速度， AD9726包含
实时逻辑自动监控和校准数据总线
与DAC时钟。
是否在SDR或DDR模式中，输入数据总是被提供
以相同的速率。此外，输入的数据的速率始终
等于DAC的时钟的频率周期。的数据速率和
DAC的时钟也必须频率锁定。为了实现这一点，
数据时钟输出的主要目的是提供一种
时基是直接从DAC时钟导出的数据。
数据时钟脉冲输入的功能是将锁存器的输入数据
成同步块。从那里，它的功能
同步逻辑相对于该位置的数据
DAC时钟以获得最佳的AC性能。
单个数据位必须保持一个紧密排列
跨越另一个让PCB走线都匹配延误
宽度的16位总线。另外，一个固定的建立和保持
数据时钟输入和数据之间的时序关系
总线是必需的。
然而，由于同步逻辑，所述相位之间的关系
数据总线和DAC时钟在内部进行了优化。
此外，如果数据总线与DAC之间的相位
时钟漂移随着时间或温度，该同步逻辑automat-
ically更新和调整它。同步后
到达时，数据总线和DAC时钟之间的相位能
改变由一个完整的周期，而不丢失或数据损坏。
同步操作和可选的更详细的解释
编程模式中的同步逻辑呈现
操作和编程部分，其中还包括一个
解释如何使用同步逻辑没有SPI 。
25
IOUTB
图21.变压器输出电路
为最大输出功率，电阻值可以增大到
50 Ω ，可提供高达为0 dBm至50 Ω负载无损失
性能对大多数变压器。
R
GA
R
FA
IOUTA
50
R
GB
R
FB
IOUTB
50
图22.运算放大器的输出电路
数据同步电路绕道
由于内部设计的限制，数据同步
电路不保证一个固定的或可预测的流水线延迟
之间的数据输入和电后的模拟输出。
对于在多芯片同步或固定的管道设计
延迟是很重要的，该AD9726可以配置为绕过
再同步电路，并保证一个固定的流水线延迟
4个DAC时钟周期。在此模式下，数据被采样成
作为替代，有源输出级所用的用于
经典的仪表放大器配置。这里，每
DAC的输出馈送的模拟中的一个的同相输入端
设备公司，高速跨阻运算放大器。
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04540-011
笔记
1.使用RF和RG来设置增益
和带宽降低
