AD7273/AD7274
时序特定网络阳离子
V
DD
= 2.35 V至3.6 V ; V
REF
= 2.35 V
DD
; T
A
= T
民
给T
最大
中，除非另有说明。
1
通过特性保证。所有的输入信号
与指定tR = tF = 2纳秒的确定（ 10％至90 ％的V
DD
），并定时从1.6 V的电压电平
表4 。
参数
f
SCLK 2
t
兑换
t
安静
t
1
t
2
t
3 4
t
44
t
5
t
6
t
74
t
8
t
9
t
POWER- UP 5
1
在T限制
民
, T
最大
AD7273/AD7274
500
48
14 × t
SCLK
12 × t
SCLK
4
3
6
4
15
0.4 t
SCLK
0.4 t
SCLK
5
14
5
4.2
1
单位
千赫分钟
3
兆赫最大
描述
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最大值）
微秒最大
AD7274
AD7273
所需的总线释放和开始之间的最小安静的时间
下一次转换
CS最小脉冲宽度
CS到SCLK建立时间
延迟从CS到SDATA三态禁用
数据访问时间SCLK下降沿后
SCLK低电平脉冲宽度
SCLK高脉冲宽度
SCLK到数据有效保持时间
SCLK下降沿到SDATA三态
SCLK下降沿到SDATA三态
CS上升沿到SDATA三态
电源从完全关断时间
在初次发布期间样品测试，以确保合规性。所有给出的时序规格为10 pF负载电容。与负载电容大于该
值，数字缓冲器或锁存器必须被使用。
2
马克/空间比SCLK输入是40/60至60/40 。
3
最小f
SCLK
在该规范是保证。
4
需要越过伏输出的时间
IH
或V
IL
电压。
5
参见上电启动时间段
t
4
SCLK
SCLK
t
8
V
IH
04973-002
SDATA
V
IL
SDATA
图2.访问时间SCLK下降沿后
图4. SCLK的下降沿SDATA三态
t
7
SCLK
V
IH
V
IL
04973-003
SDATA
图3.保持时间SCLK下降沿后
第0版|第28 7
04973-004
1.4V
