AD7273/AD7274
串行接口
图36至图38示出了详细的时序图
串行接口的AD7274和AD7273分别。
串行时钟提供转换时钟，并控制
期间从AD7273 / AD7274传送信息
转换。
CS信号开始数据传输和转换过程。
CS的下降沿使轨道和保持到保持模式
并采取公交车出三态。模拟输入进行采样
而转换在此处启动。
对于AD7274 ，转换完成需要14个SCLK
周期。一次13个SCLK下降沿已过，该轨迹 - 和 -
抱就返回到赛道模式，在下一个SCLK上升沿，
如点B如图36所示。如果发生CS的上升沿
前14个SCLK已经过去，转换终止并
在SDATA线返回到三态。如果16个SCLK
在循环中考虑的最后两个比特是零和SDATA
回到三态上16
th
SCLK的下降沿，如图
图37 。
对于AD7273 ，转换完成需要12个SCLK
周期。一次11个SCLK下降沿经过时，轨道和保持
返回到轨迹模式上的下一个SCLK的上升沿，作为
如果发生CS的上升沿在点B如图38所示
前12个SCLK流逝，转换被终止，并且
SDATA线变回三态。如果16个SCLK
在周期考虑，将AD7273时钟出4尾
零点的最后四位和SDATA返回三态上
16
th
SCLK的下降沿，如示于图38 。
如果用户认为对于一个14 SCLK周期的串行接口
AD7273 / AD7274 ， CS必须在14后所带来的高
th
SCLK
下降沿。那么最后两个尾随零被忽略，
SDATA可追溯到成三态。在这种情况下， 3 MSPS
吞吐量可以通过使用一个48MHz的时钟频率来实现。
CS变低时钟出了第一个前导零由读
微控制器或DSP 。剩余的数据再同步输出
通过随后的SCLK下降沿，与所述第二开始
前导零。因此，在串行第一时钟下降沿
时钟提供了第一个前导零和时钟出第二
前导零。在数据传送结束位是在16有效
th
下降沿，因为它是同步输出的前一（15
th
)
下降沿。
在具有较慢的SCLK的应用程序，所以能够读出的数据
每个SCLK上升沿。在这种情况下，第一下降的边缘
SCLK钟表出来的第二大零，可以读上
第一个上升沿。但是，第一个前导零同步输出
当CS变低，如果读取的第一个下降沿中被错过。
15
th
SCLK的下降沿钟表出的最后一个比特，并且可以是
阅读对15
th
SCLK上升沿边缘。
如果CS变为低电平刚过1个SCLK下降沿过后， CS
时钟出了第一前导零，并且可以读取在SCLK
上升沿。下一个SCLK下降沿逐个输出第二
前导零，可以阅读下面的上升沿。
t
1
CS
t
兑换
t
2
SCLK
1
2
3
4
t
6
5
13
B
14
t
3
SDATA
三
状态
Z
零
DB11
DB10
t
4
DB9
t
7
DB1
t
5
t
9
t
安静
DB0
三态
04973-036
两个领先
零
1/THROUGHPUT
图36. AD7274的串行接口时序图14个SCLK周期
第0版|第21页28
