CD4070B ， CD4077B
V
DD
V
DD
V
DD
V
DD
B
2(5,9,12)
p
p
n
V
SS
V
DD
A
1(6,8,13)
p
n
V
SS
V
DD
V
SS
V
SS
V
DD
V
SS
n
p
p
p
n
n
J
3(4,10,11)
A
1(6,8,13)
B
2(5,9,12)
p
n
V
SS
V
DD
p
n
n
n
n
p
n
p
J
3(4,10,11)
p
INPUTS受保护
采用CMOS保护
网
INPUTS受保护
采用CMOS保护
网
V
SS
V
SS
图1.原理框图CD4070B
（ 1 4个相同GATES ）
图2.原理框图CD4077B
（ 1 4个相同GATES ）
CD4070B真值表（ 1 4 GATES ）
A
0
1
0
1
注意：
1 =高电平
0 =低电平
J- á
⊕
B
B
0
0
1
1
J
0
1
1
0
CD4077B真值表（ 1 4 GATES ）
A
0
1
0
1
注意：
1 =高电平
0 =低电平
J- á
⊕
B
B
0
0
1
1
J
1
0
0
1
3
