AD5303/AD5313/AD5323
引脚配置和功能描述
CLR
1
LDAC
2
V
DD 3
V
REF
B
4
V
REF
A
5
V
OUT
A
6
一个BUF
7
BUF B
8
16
15
SDO
GND
DIN
SCLK
SYNC
V
OUT
B
PD
DCEN
00472-004
AD5303/
AD5313/
AD5323
顶视图
（不按比例）
14
13
12
11
10
9
图6.引脚配置
表5.引脚功能描述
PIN号
1
2
助记符
CLR
LDAC
描述
低电平有效控制输入。加载所有零到输入和DAC寄存器。
低电平有效控制输入。传送输入寄存器的内容到它们各自的DAC寄存器。脉动
该引脚为低电平，允许一方或双方DAC寄存器进行更新，如果输入寄存器中有新的数据。这使得
两个DAC输出的同步更新。
电源输入。这些部件可以从2.5伏至5.5伏，并且供应量应去耦至GND。
参考输入引脚DAC B.它可以被配置为一个缓冲或无缓冲输入，根据不同的状态，
的BUF B引脚。它有一个输入范围为0 V至V
DD
在非缓冲模式，并从1至V
DD
在缓冲模式。
参考输入引脚DAC答：它可以被配置为一个缓冲或无缓冲输入取决于国家
该BUF的脚。它有一个输入范围为0至V
DD
在非缓冲模式，并从1至V
DD
在缓冲模式。
来自DAC A的输出缓冲放大器的模拟输出电压轨至轨工作。
控制引脚。为控制DAC A的参考输入是否为无缓冲或缓冲。如果此引脚接低电平时，
参考输入是无缓冲。如果它被连接到高电平，基准输入进行缓冲。
控制引脚。为控制DAC B的参考输入是否无缓冲或缓冲。如果此引脚接低电平时，
参考输入是无缓冲。如果它被连接到高电平，基准输入进行缓冲。
该引脚用于使菊花链选项。这应该是绑高，如果该部件的菊花被使用
链。该引脚应接低电平，如果它是在独立模式下使用。
低电平有效控制输入。作为一个硬件关断选项。该引脚将覆盖任何软件掉电
选项。两个DAC进入掉电模式时，该引脚接低电平。 DAC输出进入高
阻抗状态，并且该部分的电流消耗降低到200 nA的（5 V为50 nA （3 V） ） 。
DAC B的缓冲模拟输出电压输出放大器具有轨对轨操作。
低电平有效控制输入。这是帧同步信号，用于将输入数据。当SYNC变为低电平时，
在SCLK和DIN缓冲力量，使输入移位寄存器。数据传送中在下降沿
以下16个时钟边缘。如果SYNC被拉高了16个下降沿之前SYNC的上升沿作用
作为中断和写入序列被设备忽略。
串行时钟输入。数据移入输入移位寄存器的串行时钟输入的下降沿。数据
可以在速率传输高达30MHz 。 SCLK输入缓冲器每个写周期后关机。
串行数据输入。此装置具有一个16位的移位寄存器。数据读入寄存器上的下降沿
串行时钟输入。通过DIN输入缓冲器每个写周期后关机。
接地参考点在零件上的所有电路。
串行数据输出。可用于菊花链形式将多个这些设备放在一起，或回读
在移位寄存器的数据以用于诊断目的。串行数据输出是在时钟的下降沿有效。
3
4
5
6
7
8
9
10
V
DD
V
REF
B
V
REF
A
V
OUT
A
一个BUF
BUF B
DCEN
PD
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12
V
OUT
B
SYNC
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15
16
SCLK
DIN
GND
SDO
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