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数据表
多设备同步和固定时延的
对于DAC引入流水线延时的给系统的变体。
的等待时间的偏差会导致一个DAC的输出的相位来改变
从加电到上电。因此，从输出
不同的DAC设备可以不完全一致，即使
完全一致的时钟和数字输入。之间的偏移
多个DAC输出变化从上电到上电。
在应用中，例如发送分集或数字预失真，
其中，确定性延迟是期望的，的变化
流水线延时必须被最小化。在确定性延迟
本数据表中被定义为从数字的固定的时间延迟
输入至DAC的从电源接通到电源上的模拟输出。
多个DAC器件被认为是彼此同步
在本组的每个DAC都具有相同的恒定延迟
从加电到上电。三个条件必须是
在这些装置之前，所有的现成的同步装置相同的
被认为是同步的：
DAC的内部时钟的相位
FIFO的水平
输入数据的排列
AD9139
进一步降低了延时变化
对于需要更精细的同步精度的应用
（ DAC延迟变化< 2 DAC时钟周期）时，
AD9139
有
为实现多台设备的规定同步到
彼此在同一个DAC时钟周期。
以减少在DAC进一步的延迟变化，该
同步机必须打开和两个外部
钟表（帧和同步） ，必须在系统中生成和
馈送到所有的数模转换器装置。
建立和保持时间的要求
的同步时钟（ SYNCCLK ）用作在一个参考时钟
系统重置在多个时钟生成电路
AD9139
同时设备。在DAC中，同步时钟进行采样
由DACCLK以产生用于对准的一个参考点
内部时钟;因此，有一个设置和保持时间
同步时钟和DAC时钟之间的要求。
采用连续帧复位模式（其中，所述FIFO中
并同步引擎定期复位满足时序）的要求
同步时钟和DAC时钟之间的要求;
否则，该设备可以失去锁定和腐败的输出。在
一拍框复位模式，但仍建议，这
定时得到满足的时候，当该同步程序被运行，因为
不符合的时间可以降低同步调整
准确性由一个DAC时钟周期，如表18所示。
该
AD9139
还提供了一个模式由同步
装置中的一个镜头的方式，并继续监视
同步状态。它提供了一个连续的同步和帧
时钟同步设备一次，并忽略时钟周期
之后，检测所述第一有效帧脉冲。在这种方式中，用户可以
监控同步状态，而不定期重新同步
装置;从事一次性同步模式，设置寄存器0x22符号[ 2 ]为0 。
表18.同步时钟和DAC时钟建立和保持时间
下降沿同步时序（默认）
t
S
（纳秒）
t
H
（纳秒）
1
|t
S
+ t
H
| （ NS ）
1
非常小，内部延时变化
的创新架构
AD9139
最大限度地减少了
固有的延迟变化。在最坏情况下的变化
AD9139
是2的DAC时钟周期。例如，在一个的情况下
1.6千兆赫的采样速率，其变化小于1.25 ns的任何
情景。因此，在不打开该同步
发动机，从多个DAC输出
AD9139
设备
保证在两个DAC时钟周期对齐，而不管
的DCI和DACCLK之间的定时。无需额外的
时钟被要求达到这一精度。用户必须重新设置
通过SPI的FIFO中的每个DAC器件在启动时。
因此，该
AD9139
能够减少系统的复杂性
设计中的多个发射通道应用。
注意，在设计中，DCI信号的对准。在DCI
信号被用作在所述基准
AD9139
设计以对齐
FIFO中和在多个部位的内部时钟的相位。该
实现DAC输出对齐取决于如何DCI
信号在每个装置的输入对齐。以下
方程是最坏情况下的DAC输出中的表达
定位精度在DCI信号不匹配的情况下：
t
SK （OUT）
=
t
SK （DCI）
+ 2/f
DAC
其中：
t
SK （OUT）
从DAC的输出之间的最坏情况歪斜
两
AD9139
设备。
t
SK （DCI）
是的DCI输入2的DCI信号之间的偏斜
两
AD9139
设备。
f
DAC
是DACCLK频率。
所述DCI信号的更好的对准，较小的
两个DAC输出之间的整体歪斜。
敏（ PS）
324
92
232
负号表示的设置时间的方向。建立时间为
定义为正时，它是在时钟边沿和负的左侧
当它是在右侧的时钟边沿的。
同步实施
该
AD9139
允许用户选择其中的上升沿或
落在DAC时钟的边沿采样同步的时钟，这
可以更容易地满足定时要求。保证
同步时钟，女
SYNC
是1/8 ×F
DCI
或由2n个的一个因素是较慢的，正
的整数（ 1，2， 3，...） 。需要注意的是如何缓慢的限制
同步时钟可以是由于同步的交流耦合性质
时钟接收器。选择交流耦合的适当值
电容，以确保信号的摆幅满足数据片
说明书中，如表2中列出。
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