AD1933
表16. PLL和时钟控制1
位
0
1
2
3
7:4
价值
0
1
0
1
0
1
0
1
0000
功能
PLL时钟
MCLK
PLL时钟
MCLK
启用
残
未锁定
锁定
版权所有
描述
DAC的时钟源选择
时钟源选择
片上电压参考
PLL锁定指示（只读）
数据表
DAC控制寄存器
表17. DAC控制0
位
0
2:1
价值
0
1
00
01
10
11
000
001
010
011
100
101
110
111
00
01
10
11
功能
正常
掉电
32千赫/ 44.1千赫/ 48千赫
64千赫/ 88.2千赫/ 96千赫
128千赫/ 176.4千赫/ 192千赫
版权所有
1
0
8
12
16
版权所有
版权所有
版权所有
立体声（正常）
TDM （菊花链）
DAC的辅助模式（ DAC- ， TDM-耦合）
双线路TDM
描述
掉电
采样率
5:3
SDATA延迟（ BCLK期）
7:6
串行格式
表18. DAC控制1
位
0
2:1
价值
0
1
00
01
10
11
0
1
0
1
0
1
0
1
0
1
功能
锁在排卵期（正常）
在锁存周期结束时（管道）
64 （ 2通道）
128 （ 4通道）
256（ 8通道）
512（ 16个通道）
左低
左高
SLAVE
主
SLAVE
主
DBCLK销
内部产生
正常
倒
描述
BCLK有效边沿（ TDM中）
每帧BCLKs
3
4
5
6
7
LRCLK极性
LRCLK主/从
BCLK主/从
BCLK源
BCLK极性
修订版E |第20页28
