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Genesis Microchip公司机密***
gm2110 / 20初步数据表
5.2初步的交流特性
以下有针对性的规范已经得出了模拟。
所有定时测量到1.5V逻辑开关阈值。的最小和最大
使用的操作条件为：
T
DIE
= 0至125
°
C， VDD = 2.35到2.65V ，工艺=最好到最差，C
L
=
16pF的所有输出。
表20 。
运行的最大速度
时钟域
主要的输入时钟（ TCLK ）
ADC时钟（ ACLK ）
HCLK主机接口时钟（ 6 -Wire协议）
输入格式测量时钟（ IFM_CLK ）
参考时钟（ RCLK ）
片上微控制器时钟（ OCM_CLK ）
显示时钟（ DCLK ）
运行的最大速度
24兆赫（ 14.3MHz推荐）
162.5MHz
5兆赫
的50MHz （ 14.3MHz推荐）
为200MHz （ 200MHz的推荐）
100兆赫
135兆赫
表21 。
显示时间和DCLK调整
DP_TIMING ->
点击0
（默认）
民
最大
（纳秒）
（纳秒）
1.0
4.5
1.0
4.5
0.5
4.5
1.0
4.5
龙头1
民
最大
（纳秒）
（纳秒）
0.5
3.5
0.5
3.5
0.0
3.5
0.5
3.5
点击2
民
最大
（纳秒）
（纳秒）
-0.5
2.5
-0.5
2.5
-1.0
2.5
-0.5
2.5
点击3
民
最大
（纳秒）
（纳秒）
-1.5
1.5
-1.5
1.5
-2.0
1.5
-1.5
1.5
从DCLK到DA传播延迟* / DB *
传播延迟从DCLK到国土安全部
传播延迟从DCLK到DVS
从DCLK传播延迟DEN
注意：
DCLK时钟的调整是可以插在DCLK的路径，以减少所述的额外的延迟量
DCLK和其相关的信号之间的传播延迟。
表22 。
2线主机接口时序
参数
SCL高电平时间
SCL为低电平的时间
SDA到SCL设置
从SDA ，SCL保持
传播延迟从SCL到SDA
符号
T
石
T
SLO
T
SDIS
T
SDIH
T
SDO3
民
1.25
1.25
30
20
10
典型值
最大
单位
us
us
ns
ns
ns
150
注意：
上表假设OCM_CLK = R_CLK / 2 = 100兆赫（默认值） （即10ns的/时钟）
2002年6月
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C2120-DAT-01C
