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ADCLK914
应用信息
电源/地布局和旁路
该缓冲器ADCLK914是专为超高速应用
系统蒸发散。因此，高速设计技术，必须使用
达到规定的性能。这是非常重要的
使用低阻抗的电源平面为负电源
(V
EE
）和正电源（Ⅴ
CC
）面作为多层的一部分
板。提供最低电感返回路径切换
电流来确保目标的最佳性能
应用程序。
同样重要的是要适当地绕过的输入和输出
耗材。在几个放置一个1 μF的电解旁路电容
寸每个电源引脚接地。另外，代替
多种高品质的0.001 μF旁路电容尽可能靠近
可以各V
EE
和V
CC
电源引脚和连接这些的Cap-
acitors到GND层具有冗余过孔。慎重选择
最小电感高频旁路电容和
ESR 。为了最大限度的旁路电容的有效性，在
高频率，严格避免寄生电感的布局。
转换电流也可能会出现在V
DD
和V
SS
销
设备驱动的ADCLK914 。
损失。该ADCLK914 ，反过来，也可以直接通过驱动
标准或低摆幅PECL ， CML ， CMOS ， LVTTL或来源，
或通过LVDS用简单交流耦合，如图15
通过图19中。
优化高速性能
正如任何高速电路，适当的设计和布局技
niques是必不可少的获得特定性能。
寄生电容，电感，电感功率和接地
阻抗，以及其他布局的问题，会严重限制
性能，并能引起振荡。沿着不连续
输入和输出传输线也可以极大地限制了
通过减少有效输入指定的抖动性能
摆率。
输入和输出匹配对一个显著影响
性能。该缓冲器ADCLK914提供内部50 Ω
终端电阻为D和D投入。返回端
可以连接到所提供的基准销，或一个电流
沉在V
CC
- 2 V为与差分PECL使用，或与V
CC
为
直接耦合CML 。在V
REF
引脚应悬空任何
时间，它不是用来使功耗最小。
注意， ADCLK914 V
REF
源是电流限制到抗蚀剂
从瞬间短路到V的伤害
EE
或V
CC
和从电容器
充电电流;因为这个原因，在V
REF
源不能
作为一个PECL终端电源。
采用陶瓷capa-仔细绕过潜在的终止
citors ，以防止在输入信号上，由于不希望的象差
在终止的返回路径的寄生电感。如果
输入直接连接到源极，必须小心，以
确保引脚保持为额定输入差分内
和共模范围。
如果返回的是浮动的，该器件呈现出100 Ω横term-
萌发的，但源必须进而控制共模
电压，并提供输入偏置电流。
之间的输入引脚的ESD /钳位二极管防止应用程序
阳离子过度偏移到输入晶体管。 ESD二极管
为获得最佳的AC性能不是最优的。如果夹具是必要的，
所以建议使用适当的外部二极管。
HVDS输出级
该ADCLK914已经发展到提供一个双极型界面
到需要极低的抖动任何CMOS器件，高
振幅时钟。它旨在被放置在尽可能靠近
到接收装置，并允许所述时钟的其余部分分布
化到标准的CML或PECL电平运行。
互连必须短且非常精心设计
因为单端的设计提供了少得多的
的误差率比较低电压，双端接
传输技术。
Q
Q
40mA
7mA
7mA
06561-015
V
EE
V
EE
V
EE
图14.简化示意图
在ADCLK914 HVDS输出级
随机抖动
该缓冲器ADCLK914也经过特别设计，
最大限度地减少随机抖动在很宽的输入范围。提供
有足够的电压摆幅出现，随机抖动的影响
大部分由输入信号的压摆率。只要有可能，
钳快速肖特基二极管过大的输入信号
由于衰减降低压摆率。输入信号的运行
超过几厘米应该超过低损耗电介质
或电缆具有良好的高频特性。
至高速数模转换器
该ADCLK914旨在推动高振幅，低抖动
时钟信号转换成高速，多GSPS数模转换器。该ADCLK914
应放在尽可能接近到的时钟输入
DAC，从而使高压摆率和高振幅的时钟信号
这些设备需要不引起路由困难，
产生电磁干扰，或成为由电介质和其它退化
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