AD7671
引脚功能说明（续）
针
号
21
助记符
D[8]
或SDOUT
TYPE
DO
描述
当SER / PAR为低，此输出用作位的并行端口数据输出总线8 。
当SER / PAR为高电平，该输出，串行端口的一部分，作为串行数据输出
同步到SCLK 。转换结果存储在一个片上的寄存器。该AD7671提供
转换结果， MSB首先，从它的内部移位寄存器。数据格式判定
由OB / 2C的逻辑电平。在串行模式下，当EXT / INT为低电平时， SDOUT是两个有效的
SCLK的边缘。
在串行模式下，当EXT / INT高：
如果INVSCLK为低电平时， SDOUT更新在SCLK的上升沿和下一个下降沿有效。
如果INVSCLK为高电平时， SDOUT更新在SCLK下降沿的下一个上升沿有效。
当SER / PAR为低，此输出用作位的并行端口数据输出总线9 。
当SER / PAR为高电平时，此引脚的串行端口的一部分，作为一个串行数据时钟输入或
输出，取决于EXT / INT引脚的逻辑状态。活动边沿，其中数据SDOUT
更新取决于INVSCLK引脚的逻辑状态。
当SER / PAR为低，此输出用作位的并行端口数据输出总线10 。
当SER / PAR为高电平，该输出，串行端口的一部分，用作数字输出帧
与内部数据时钟（ EXT / INT =逻辑低电平），使用同步。当读取序列
启动和INVSYNC为低电平时， SYNC驱动为高电平并保持，同时SDOUT
输出是有效的。当读取序列和启动INVSYNC为高电平时， SYNC驱动为低电平
并保持低电平而SDOUT输出是有效的。
当SER / PAR为低，此输出用作位的并行端口数据输出总线11 。
当SER / PAR为高和EXT / INT为高电平，该输出，串口的一部分，用作
不完整的读取错误标志。在从模式下，当数据读开始，而不是完成时
下列转换完成时，当前的数据将丢失， RDERROR变为高电平。
位12位并行端口数据输出总线的15 。当SER / PAR为高电平时，这些输出是在
高阻抗。
忙碌的输出。高转换时，转换开始，并保持高电平，直到转换
完成，并且数据被锁存到芯片上的移位寄存器。 BUSY的下降沿可以
被用作一个数据就绪时钟信号。
必须连接到数字地。
读取数据。当
CS
和
RD
都低，并行接口或串行输出总线被使能。
片选。当
CS
和
RD
都低，并行接口或串行输出总线被使能。
CS
也可用于栅极的外部串行时钟。
复位输入。当设置为逻辑高电平，复位AD7671 。电流转换，如果有的话，将被中止。
如果不使用，该引脚可以连接到DGND 。
关断输入。当设置为逻辑高电平时，功率消耗减小和转化率都
抑制电流1完成后。
开始转换。在下降沿
CNVST
把内部采样和保持进入保持状态
和启动转换。在脉冲模式（脉冲高电平和低电平WARP ） ，如果
CNVST
is
保持低采集阶段时，
(t
8
）完成后，内部采样和保持被放入
保持状态，转换立即开始。
必须连接到模拟地。
基准输入电压。
参考输入模拟地。
模拟输入地。
模拟输入。请参考表一输入范围配置。
22
D[9]
或者SCLK
DI / O
23
D[10]
或同步
DO
24
D[11]
或RDERROR
DO
25–28
29
D[12:15]
忙
DO
DO
30
31
32
33
34
35
DGND
RD
CS
RESET
PD
CNVST
P
DI
DI
DI
DI
DI
36
37
38
39
40, 41,
42, 43
AGND
REF
REFGND
INGND
INA ， INB ，
INC ， IND
P
AI
AI
P
AI
笔记
AI =模拟输入
DI =数字输入
DI / O =双向数字
DO =数字输出
P =电源
桨连接到AGND的LFCSP （ CP- 48-1 ） 。不要求此连接，以满足电性能。
版本C
–7–
