AD9649
工作原理
在AD9649架构由一个多级的，流水线式ADC。
每个阶段提供足够的重叠，以校正在闪光的错误
前级。各个级的量化输出是
组合成一个最终的14位的结果，在数字校正逻辑。
流水线结构允许才能正常运作的第一阶段
新的输入采样，而其余阶段与前期工作
割让样品。采样发生在时钟的上升沿。
每个阶段的管道，但不包括最后一个，包括一个低
连接到一个开关电容器DAC分辨率快闪型ADC
和一个级间余量放大器（例如，乘法
数字 - 模拟转换器（MDAC ））。余量放大器
放大重构DAC输出之间的差
和闪光灯的输入，用于流水线的下一个阶段。一个位
冗余用在每一阶段以促进数字校正
闪光的错误。最后一个阶段是由一个Flash型ADC 。
输出级模块能够实现数据对齐，纠正错误，
在将数据传递到CMOS输出缓冲器。输出缓冲器
从一个单独的（ DRVDD ）电源供电，允许调整
换货的输出电压摆幅。在掉电期间，输出
缓冲器进入高阻抗状态。
高IF频率。无论是并联电容或两个单端
电容器可以放置在输入端，以提供一个匹配pas-
西伯网络。这最终在输入端产生一个低通滤波器
限制不必要的宽带噪声。请参阅AN- 742应用
注意， AN- 827应用笔记，以及
模拟对话
文章“变压器耦合
前端宽带A / D
转换器“
了解更多信息（第39卷， 2005年4月） 。在
一般情况下，精确值取决于应用。
输入共模
在AD9649的模拟输入端无内部直流偏置。
因此，在交流耦合的应用程序时，用户必须提供一个
外部直流偏置。设置装置，使VCM = AVDD / 2
被推荐用于优化性能，但该装置可
功能在更宽的范围内以合理的性能，如
在图36和图37所示。
100
SFDR （ DBC）
90
SNR / SFDR （ dBFS的/ DBC）
80
SNR （ dBFS的）
70
模拟输入考虑
模拟输入到AD9649是一个差分开关
电容电路设计用于处理差分输入
信号。该电路可支持宽共模范围
同时保持出色的性能。通过使用输入
中间电源的共模电压，用户可以最小化
信号有关的误差和性能达到最优化。
60
0.6
0.7
0.8
0.9
1.0
1.1
输入共模电压（ V）
1.2
1.3
H
图36. SNR / SFDR与输入共模电压，
f
IN
= 32.1兆赫，女
S
= 80 MSPS
H
C
PAR
VIN +
100
C
样品
S
S
S
S
SFDR （ DBC）
90
SNR / SFDR （ dBFS的/ DBC）
C
样品
VIN =
C
PAR
H
H
08539-006
80
SNR （ dBFS的）
70
图35.开关电容输入电路
时钟信号交替地切换之间的输入电路
采样模式和保持模式（参见图35） 。当输入
电路切换到采样模式时，信号源必须是
能够充电的样品的电容和内部单沉降
半的一个时钟周期。一个小电阻串联在每个输入
可以帮助减少从输出注入的峰值瞬态电流
阶段的驱动源的。此外，低Q电感或铁氧体
珠子可以放置在输入的每个腿，以减少高differ-
无穷区间电容在模拟输入端，因此，实现了
ADC的最大带宽。如使用低Q电感或
驾驶在转换器前端时，铁氧体磁珠需要
60
0.6
0.7
0.8
0.9
1.0
1.1
输入共模电压（ V）
1.2
1.3
图37. SNR / SFDR与输入共模电压，
f
IN
= 10.3兆赫，女
S
= 20 Msps的
一个板上，共模电压的参考被包括在
的设计和可从VCM引脚。 VCM引脚
必须脱钩由0.1 μF的电容到地，如描述
在应用信息部分。
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32
08539-050
50
0.5
08539-049
50
0.5
