W681513
7.4.4 。芯片间数字连接（ IDL ）
在IDL接口模式时选择BCLKR引脚连接到V
DD
对于两个或更多个帧
同步周期。它可被用作在一个ISDN应用一个2B + D的定时接口。在IDL接口
由4个引脚： IDL SYNC （ FST ） ， IDL CLK （ BCLKT ） ， IDL TX （ PCMT ） & IDL RX （ PCMR ） 。在FSR
引脚选择通道B1或B2的发送和接收。通道B1数据的传输
在IDL CLK的IDL同步脉冲后的第一次正面的边缘。在IDL同步脉冲是IDL CLK
周期长。对于信道B2上的数据的IDL CLK的后第十一上升沿被传
在IDL同步脉冲。对于信道B1的数据被接收在IDL CLK的第一个下降沿
后IDL同步脉冲。通道B2的数据接收到的第十一届下降沿
在IDL同步脉冲之后IDL CLK 。发射信号引脚IDL TX变为高阻抗时
未用于数据传输以及在未使用的信道的时隙。欲了解更多时间
信息，请参阅定时部分。
7.4.5 。系统定时
该系统可在2000 kHz的主时钟速率只有工作。系统时钟是通过提供
主时钟MCLK的输入，并且可以从位时钟导出如果需要的话。一个内部预分频器是
用来产生用于内部编解码器的固定256 kHz和8 kHz的采样时钟。预分频器
测量主时钟频率与帧同步频率，并将分频比
因此。如果帧同步低整个帧同步周期，而MCLK和BCLK引脚
时钟信号仍存在，则W681513将进入低功率待机模式。另一种方式
断电是设置PUI引脚为低电平。当系统需要被再次通电时， PUI销
需要被设置为高，并且帧同步脉冲需要存在。这将需要两帧同步
销PCMT前周期将成为低阻抗。
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