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TMS320C6727 ， TMS320C6726 ， TMS320C6722
浮点数字信号处理器
SPRS268C - 2005年5月 - 修订2005年11月
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表4-40 。允许PLL工作条件
参数
1
2
3
4
5
6
7
8
(1)
(2)
在初始化过程中PLLRST = 1时断言
设置前的锁定时间PLLEN = 1后改变D0 ， PLLM ，或
输入时钟。
D0后PLL输入频率（ PLLREF
(1)
)
PLL倍频值（ PLLM ）
PLL的输出频率（ PLLOUT分频器之前D1，D2， D3）的
(2)
SYSCLK1频率（由PLLM和除法器D0，D1设置）
SYSCLK2频率（由PLLM和除法D0 ， D2设置）
SYSCLK3频率（由PLLM和除法D0 ， D3设置）
x13
不适用
PLLOUT/1
PLLOUT/2
PLLOUT/3
默认值
不适用
不适用
允许的设置或单元格区域
民
125纳秒
187.5 s
12兆赫
x4
140兆赫
50兆赫
x25
600兆赫
器件工作频率
规范
/ 2 /3 ，或SYSCLK1 / 4
EMIF频率
规范
最大
为D0分频器某些值产生的结果在此范围之外，不应该被选择。
在一般情况下，在选择的PLL输出时钟速率最接近于最大频率将减小了时钟抖动。
小心
SYSCLK1 ， SYSCLK2 ， SYSCLK3必须被配置为通过设定为对准ALNCTL [2 ：0]的
为'1' ;和PLLCMD.GOSET位必须每次写入分频器D1，D2和
D3是为了使改变确保更改生效，蜜饯
对齐。
小心
当改变PLL参数影响的SYSCLK1 ， SYSCLK2 ， SYSCLK3
除法器，桥BR2中
图2-4
必须由CFGBRIDGE寄存器进行复位。看
表2-7 。
该PLL是模拟电路，并且对电源噪声敏感。因此，它有一个专用的3.3V
电源引脚（ PLLHV ）应连接到DV
DD
在通过外部滤波器的电路板水平，
所示
图4-44 。
板
DV
DD
(3.3 V)
PLLHV
将过滤器和电容器的关闭
以DSP为可能
10 μF的+
EMI
滤波器
0.1 μF的
EMI滤波器： TDK ACF451832-333 ， -223 ， -153 ， -103或，
松下EXCCET103U ，或等效
图4-44 。 PLL电源滤波器
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外设和电气规格
