AD9776A/AD9778A/AD9779A
工作原理
该AD9776A / AD9778A / AD9779A具有许多功能，
使它们非常适合于有线和无线通信
系统。双数字信号通路和双DAC结构
让一个简单的界面与常见的正交调制器
在设计单边带发射机。的速度和
部件的性能允许更宽的带宽和更
运营商可以比以前可用的DAC来合成。
数字引擎采用了创新的过滤器架构，
结合数字正交调制器中的内插。
这允许部件来执行数字正交频
upconversions 。芯片上的同步电路使
多个器件彼此同步，或以一
系统时钟。
这意味着， AD9776A / AD9778A / AD9779A锁相环
在一个给定的范围更宽的温度范围内保持在锁
比AD9776 / AD9778 / AD9779 。请参阅表23 PLL锁定
范围为AD9776A / AD9778A / AD9779A 。
PLL的优化设置
对于AD9776 / AD9778 / AD9779的最佳设置不同
从AD9776A / AD9778A / AD9779A 。参阅锁相环偏置
完整的细节设置部分。
输入数据延迟线，手动和自动
修正模式
该AD9776A / AD9778A / AD9779A可以被编程为不
当在输入数据中的定时余量下降到低于仅感
预先设定的阈值，但也采取行动。该设备可以是
编程为设置IRQ （引脚和寄存器）或
自动重新优化时序输入数据的时序。
之间AD9776 / AD9778差异/
AD9779和AD9776A / AD9778A / AD9779A
REFCLK最大频率与供应
随着对DVDD18和CVDD18电源的一些限制
耗材方面， AD9776A / AD9778A / AD9779A支持马克西
1100兆赫妈妈采样率。表2列出了有效的操作
频率与电源电压。
输入数据时序
请参阅表28的时序规格与温度的关系。该
输入数据时序规范（建立和保持）是不同的
为AD9776A / AD9778A / AD9779A比它们的
AD9776/AD9778/AD9779.
REFCLK幅度
用差正弦时钟应用到REFCLK的
PLL的AD9776 / AD9778 / AD9779不会达到最佳
噪声性能，除非REFCLK差幅度
增加至2 V峰 - 峰值。注意，如果一个LVPECL驱动程序用于在
AD9776 / AD9778 / AD9779的PLL具有最佳性能
如果REFCLK幅度大大好于LVPECL规格
（ <1.6 V P-P差分） 。 PLL的上AD9779A设计
进行了改进，使得即使具有正弦时钟，锁相环
仍然达到最佳的幅度如果摆动为1.6 V峰峰值。
DATACLK延迟范围
在AD9776 / AD9778 / AD9779的输入数据延迟是
通过寄存器0x04 ，位控制[7 ： 4 ] 。在25 ° C时，延迟是
大约180皮秒/增量台阶。在AD9776A /
AD9778A / AD9779A ，一个额外的位已被添加，从而有效地
加倍的延迟范围。该位现位于寄存器0x01，
1位上的AD9776A / AD9778A / AD9779A增量/步
保持在180 PS 。
PLL锁定范围
个人锁定范围为AD9776A / AD9778A / AD9779A
PLL比为AD9776 / AD9778 / AD9779宽。
注册版
该版本寄存器（寄存器0x1F的）的AD9776A / AD9778A的/
AD9779A读取0×07的值。的版本寄存器
AD9776 / AD9778 / AD9779读取值为0x03 。
间AD9776 / AD9778 / AD9779和AD9776A / AD9778A / AD9779A表10.寄存器值的差异
产品型号
AD9776/AD9778/AD9779
AD9776A/AD9778A/AD9779A
PLL环路带宽，
寄存器0x0A的位[ 4 ： 0 ]
11111
01111
PLL偏差，
。寄存器0x09的位[ 2 ： 0 ]
111
011
VCO控制电压，
寄存器0x0A的位[ 7 ： 5 ]
010
011
PLL VCO驱动器，
寄存器0x08 ，位[ 1 ： 0 ]
00
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