AD5382
时序特性
SPI ， QSPI ，MICROWIRE或DSP兼容的串行接口
表6. DV
DD
= 2.7 V至5.5 V ; AV
DD
= 4.5 V至5.5 V或2.7 V至3.6 V ; AGND = DGND = 0 V ;所有规格
T
民
给T
最大
除非另有说明
参数
1, 2, 3
t
1
t
2
t
3
t
4
t
5 4
t
6 4
t
7
t
7A
t
8
t
9
t
104
t
11
t
12 4
t
13
t
14
t
15
t
16
t
17
t
18
t
19
t
20 5
t
215
t
225
t
23
在T限制
民
, T
最大
33
13
13
13
13
33
10
50
5
4.5
30
670
20
20
100
0
100
8
20
35
20
5
8
20
单位
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最小值）
微秒（典型值）
ns（最小值）
微秒最大
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
描述
SCLK周期时间
SCLK高电平时间
SCLK低电平时间
SYNC下降沿到SCLK下降沿建立时间
第24个SCLK下降沿到SYNC下降沿
最小SYNC低电平时间
最小SYNC高电平时间
最小SYNC高电平时间在回读模式
数据建立时间
数据保持时间
第24个SCLK下降沿到BUSY下降沿
BUSY脉冲宽度低（单通道更新）
第24个SCLK下降沿到LDAC下降沿
LDAC脉冲宽度低
BUSY上升沿到DAC输出响应时间
BUSY上升沿到LDAC下降沿
LDAC下降沿到DAC输出响应时间
DAC输出稳定时间
CLR脉冲宽度低
CLR脉冲激活时间
SCLK上升沿到SDO有效。
SCLK下降沿到SYNC上升沿
SYNC上升沿到SCLK上升沿
SYNC上升沿到LDAC下降沿
1
2
通过设计和特性保证，未经生产测试。
所有输入信号均采用t指定
r
= t
f
= 5纳秒（10％ 90 ％的V
CC
）和从1.2 V的电压电平被设定时间
3
参见图2 ，图3，图4和图5所示。
4
只有独立模式。
5
菊花链模式只。
200A
I
OL
输出引脚
C
L
50pF
200A
I
OH
V
OH
（最小值）或
V
OL
（最大）
03731-0-003
图2.负载电路的SDO时序图
（串行接口，菊花链模式）
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