AD7960
自时钟模式
的数字运算
AD7960
自时钟接口
模式如图36所示。此接口模式降低了
ADC和数字主机2之间的迹线的数量
LVDS双（CLK ±和D ±）或单个对是否共享一个
常见的CLK ± 。多种
AD7960
设备可以共享一个共同的
CLK ±信号。这可以在减少的数目是有用的
LVDS连接到数字主机。
当自时钟接口模式时，每个ADC
数据字前面有一个010的头序列。吨后
最高位
有
过去时，头部， 0的第一比特，自动地出现在
± ，和标题的剩余的两个比特，10，然后被
同步输出由前两个CLK ±开头下降沿
下一个样点。此报头（010）用于同步 ±
在数字主机每次转换，因为在此模式中，
没有时钟输出同步数据（D ± ），以允许
数字主机获取的数据输出。
对D的同步±数据的采集时钟
数字主机通过使用每一个状态机来实现
AD7960
装置。例如，使用一个运行在状态机
速度相同的CLK ±包含三个阶段这个时钟的
频率（相隔120° ） 。每个阶段都获得为D ±数据
输出由ADC 。
该
AD7960
捕捉到的每个国家的数据相
机器时钟进行比较。的1的位置的
在各组采集到的数据的报头，用户可以
选择过程中发生的状态机的时钟相位
±数据有效窗口。
数据表
自时钟模式数据采集方法允许数字
主持人适应它的结果捕捉时机，以适应杂物 -
通过任何系统蒸发散在传播延迟
AD7960,
例如，
其中，数据被从多个捕获
AD7960
设备共享
一个共同的输入时钟。
转换是通过一个CNV ±脉冲启动。在CNV ±脉冲
必须返回低电平（T
CNVH
最大）的有效运作。
转换开始后，它将继续直到完成。
在转换过程中的其他CNV ±脉冲将被忽略
阶段。后的时间t
最高位
，过去时，主机开始破灭
在CLK ±信号到
AD7960.
所有20个CLK ±脉冲必须
在时间窗口应用框架采用t
最高位
和
随后牛逼
CLKL
。所需的20 CLK ±脉冲必须完成
吨前
CLKL
（参考下一个转换阶段）为止。
否则，数据将丢失，因为它是由下一个覆盖
转换结果。
设置CLK ±空闲的20 CLK ±脉冲串之间的高。该
下一ADC结果头位和转换数据
在CLK ±随后的下降沿输出在下一
爆CLK ±信号。
当自时钟接口模式时，该
AD7960
还
允许用户提供一个额外的（ 21
st
）时钟脉冲看
保证0状态在帧的末端，如图37 。
吨后
最高位
已经过去时，报头序列， 0的第一比特，
自动显示对D- ±和的其余两位
头，10，然后逐个输出由前两个CLK ±落下
在接下来的试样的开始处的边缘。这个头（ 010 ）是
用于在数字主机同步 ±每次转换
因为，在这种模式下，不存在时钟同步输出到
的数据（D ± ），以允许数字主机获取数据输出。
样品N + 1
样品N
t
CYC
t
CNVH
CNV-
CNV +
t
ACQ
获得
获得
获得
t
CLKL
t
CLK
CLK “
CLK +
19
20
1
2
3
4
19
20
1
2
3
t
CLKD
D+
D–
D1
N–1
t
最高位
D0
N–1
0
1
0
D17
N
D16
N
D1
N
D0
N
0
1
0
D17
N+1
09659-019
图36.自时钟接口模式时序图
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