DAC8562 ， DAC8563
DAC8162 ， DAC8163
DAC7562 ， DAC7563
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SLAS719D - 2010年8月 - 修订2012年8月
时序图
t
1
SCLK
t
6
t
4
SYNC
t
10
t
9
DIN
DB23
DB0
t
12
t
11
LDAC
(1)
t
5
t
7
t
8
t
3
t
2
LDAC
(2)
t
13
CLR
t
14
VOUT
(1)
(2)
异步LDAC更新模式。欲了解更多信息，请参阅
LDAC功能
部分。
LDAC同步更新模式; LDAC仍然很低。欲了解更多信息，请参阅
LDAC功能
部分。
图1.串行写操作
时序要求
(1) (2)
在AV
DD
= 2.7 V至5.5 V和-40 ° C至125°C （除非另有说明） 。
参数
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12
t
13
t
14
(1)
(2)
(3)
(3)
DAC756x/DAC816x/DAC856x
民
10
20
13
80
13
8
8
10
6
5
5
10
80
100
典型值
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
SCLK下降沿到SYNC下降沿（成功的写操作）
SCLK周期时间
SYNC上升沿到23
rd
SCLK下降沿（成功SYNC中断）
最小SYNC高电平时间
SYNC到SCLK下降沿建立时间
SCLK低电平时间
SCLK高电平时间
SCLK下降沿到SYNC上升沿
数据建立时间
数据保持时间
SCLK下降沿到LDAC下降沿异步LDAC更新模式
LDAC脉冲持续时间，低电平时间
CLR脉冲持续时间，低电平时间
CLR的下降沿开始VOUT转型
所有输入信号均采用t指定
R
= t
F
= 3毫微秒（10％至90％的AV
DD
）和定时从一个电压电平（V
IN
L + V
IN
H)/2.
见
串行写操作
时序图（图
1).
最大SCLK频率为50兆赫在AV
DD
= 2.7 V至5.5 V.
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