ADS1194 ， ADS1196
ADS1198
SBAS471C
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2010年4月
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经修订的2011年11月
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数据准备就绪（ DRDY ）
DRDY为输出。当它变为低电平，新的转换数据准备好。 CS信号对无效果
数据准备信号。 DRDY的行为由whetehr设备处于RDATAC模式或确定
RDATA命令是被用来按需读取数据。 （见
RDATAC ：读取数据的连续
和
RDATA ：读数据
的小节
SPI命令定义
部分进一步detials ） 。不管
CS信号的状态，在SCLK的上升沿拉DRDY高。因此，当在SPI中使用多个设备
总线，所以建议的SCLK与CS被选通。当读数与RDATA命令数据时，读
操作可以在没有数据损坏重叠在下DRDY的发生。在启动引脚或开始
命令用于将设备无论是在正常数据捕获模式或脉冲数据采集模式。
图29
示出在数据检索的DRDY ，DOUT和SCLK之间的关系（在一个ADS1198的） 。 DOUT
被锁定在SCLK的上升沿。 DRDY被拉高，在SCLK的下降沿。需要注意的是DRDY变为
上的第一个下降沿SCLK高电平无论数据正在从设备或一个命令检索
正在通过DIN引脚发送。
DRDY
DOUT
151位
150位
149位
SCLK
图29. DRDY与数据检索（ CS = 0 RDATA模式）
GPIO
该ADS1194 / 6/8总共有4个通用数字I / O（ GPIO ）引脚在正常模式下可用
操作。数字I / O引脚被单独配置为输入或输出，以通过GPIOC位
注册。将GPIO的GPIOD位控制管脚的电平。当读取GPIOD比特，则
返回的数据是管脚的电平，无论它们被编程为输入或输出。当GPIO引脚
配置为输入，写入到相应GPIOD位无效。当配置为输出，则
写GPIOD位设置输出值。
如果配置为输入，必须将这些引脚驱动（不浮动） 。 GPIO引脚被置后，为输入电
或复位后。
图30
示出了GPIO端口结构。
GPIO1可以用作PACEIN信号; GPIO2复用RESP_BLK信号; GPIO3是复
与RESP信号;和GPIO4复用RESP_PH信号。
GPIO数据（读）
GPIO引脚
GPIO数据（写）
GPIO控制
图30. GPIO端口引脚
掉电（ PWDN ）
当PWDN拉低，所有片内电路断电。要退出掉电模式，采取PWDN引脚
高。当从掉电模式退出，内部振荡器和参考需要一个唤醒时间。这是
建议在掉电期间外部时钟关闭以节省电力。
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