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的PSoC
3 ： CY8C36系列数据表
图6-2 。 MHzECO的框图
的PSoC 5外部振荡器。
另请参见引脚电容
在规格
“ GPIO ”
第73页上。
6.1.2.3数字系统互连
在DSI提供路由从外部时钟的时钟，
振荡器连接到I / O。振荡器也可以是
该装置在数字系统和UDB中生成的。
虽然主要DSI时钟输入提供对所有时钟
资源，多达八个其他DSI时钟（内部或外部
产生的）可以被直接路由到8的数字时钟
分频器。如果有多个精确时钟，这是唯一可能的
源。
6.1.3时钟分配
所有七个时钟源输入到中央时钟分配
系统。配电系统的设计，以创建多个
高精度的时钟。这些时钟是定制的
设计的要求，消除了常见的问题
在连接到外设的低分辨率预分频器。
时钟分配系统能够生成多种类型的时钟
树木。
主时钟用于选择和提供最快的时钟
在系统中一般要求的时钟和时钟
PSoC器件的同步。
总线时钟16位除法器使用主时钟来产生
总线时钟以用于数据传输。总线时钟源的时钟
为CPU时钟分频器。
八个完全可编程的16位时钟分频器生成数字
系统时钟用于在数字系统一般使用中，当
由设计的要求进行配置。数字系统时钟
可以生成任何七个衍生自定义时钟
时钟源用于任何目的。例子包括波特率
发电机，精确的PWM周期，定时器时钟，
许多人。如果超过八个数字时钟分频器
需要时，通用数字模块（UDB ）和固定功能
定时器/计数器/ PWM也可以生成时钟。
4个16位时钟分频器产生时钟的模拟系统
需要时钟部件，诸如ADC和混频器。
模拟时钟分频器包括偏移控制，以确保
关键模拟事件不会同时出现的数字
切换事件。这样做是为了减少模拟系统噪声。
每个时钟分频器是由8输入多路复用器，一个16位
时钟分频器（由2或更高分频） ，产生约50 ％的关税
周期时钟，主时钟同步逻辑，以及抗尖峰脉冲
逻辑。每个数字时钟树的输出可以路由到
数字系统互连，然后再返回到
时钟系统作为输入，允许多达32位的时钟链。
6.1.4 USB时钟域
USB时钟域的独特性在于它的运作在很大程度上
异步地从主时钟网络。 USB逻辑
包含一个同步总线接口芯片，运行时
在异步时钟来处理USB数据。 USB逻辑
需要一个48 MHz的频率。可以产生这种频率
从不同的来源，其中包括DSI时钟频率为48 MHz或翻番
24 MHz的内部振荡器， DSI信号或晶振值
振荡器。
4
–
25 MHZ
晶振
XCLK_MHZ
Xi
（引脚P15 [1]）
外
组件
Xo
（引脚P15 [ 0 ] ）
4 = 25 MHz的
水晶
电容器
6.1.2.2 32.768 kHz的ECO
32.768 kHz的外部晶体振荡器（ 32kHzECO ）提供
以最小的功耗使用精确计时
外部32.768 kHz的钟表晶体（见
图6-3 ） 。
该
32kHzECO也可以直接连接到睡眠定时器，并提供
源的RTC 。该RTC采用了1秒的中断
在固件中实现RTC功能。
该振荡器工作在两种不同的功耗模式。这使得
用户在权衡功耗与噪声抗扰度
周边电路。 GPIO引脚连接到外部
晶体和电容器是固定的。
图6-3 。 32kHzECO框图
XCLK32K
32千赫
晶振
Xi
（引脚P15 [3]）
外
组件
Xo
（引脚P15 [2]）
32千赫
水晶
电容器
建议在外部32.768 kHz的钟表晶体
有6 pF或者12.5 pF的的负载电容（ CL ） 。检查
晶振制造商的数据手册。两个外部电容器，
CL1和CL2 ，通常是相同的值，并且它们的总
电容， CL1CL2 / （ CL1 + CL2 ） ，包括引脚和迹
电容应等于晶体CL值。欲了解更多
信息，请参考应用笔记
AN54439 ： PSoC 3和
文件编号： 001-53413修订版* Q
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