AD5429/AD5439/AD5449
时序特性
所有输入信号均采用t指定
R
= t
F
= 1毫微秒（10％ 90 ％的V
DD
）和定时从一个电压电平（V
IL
+ V
IH
)/2. V
DD
= 2.5 V至5.5 V ，
V
REF
= 10 V，I
OUT
2 = 0 V ，温度范围Y的版本： -40°C至+ 125°C 。所有规格牛逼
民
给T
最大
中，除非另有说明。
表2中。
参数
1
f
SCLK
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12 3
t
13
t
14
更新率
1
2
在T限制
民
, T
最大
50
20
8
8
13
5
4
5
30
0
12
10
25
60
12
4.5
2.47
单位
兆赫最大
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
MSPS
条件/评论
2
最大时钟频率
SCLK周期时间
SCLK高电平时间
SCLK低电平时间
SYNC下降沿到SCLK下降沿建立时间
数据建立时间
数据保持时间
SYNC上升沿到SCLK下降沿
最小SYNC高电平时间
SCLK的下降沿到LDAC下降沿
LDAC脉冲宽度
SCLK下降沿到LDAC上升沿
SCLK有效沿到SDO有效的，强大的驱动SDO
SCLK有效沿到SDO有效，弱SDO驱动程序
CLR脉冲宽度
SYNC上升沿到LDAC下降沿
包括循环时间， SYNC的时候，数据设置，并且输出电压建立时间
通过设计和特性保证，未经生产测试。
下降沿或上升沿由串行字的控制位来确定。通过控制寄存器选择强弱SDO驱动程序。
3
菊花链和回读模式不能在最大时钟频率运行。 SDO的时序规范与一个负载电路测定，如图5所示。
时序图
t
1
SCLK
t
8
SYNC
t
4
t
2
t
3
t
7
t
6
t
5
SDIN
DB15
DB0
t
9
LDAC
1
t
10
t
11
LDAC
2
1
异步LDAC更新模式。
2
同步LDAC更新模式。
04464-002
笔记
1。或者，可以将数据移入输入移位寄存器在SCLK为上升沿
DETERMINED通过控制位。时序如上，与SCLK反转。
图2.独立模式时序图
版本C |第32个5
