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DAC0830 ， DAC0832
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SNAS534B - 1999年5月 - 修订2013年3月
ILE =逻辑“1” ; WR2和XFER接地
图15 。
单缓冲操作
在一个微处理器控制的系统，其中最大的数据吞吐量到DAC是首要关心的问题，或
当只有一个DAC的几个需要被一次更新时，可以使用一个单一的缓冲结构。一
的两个内部寄存器允许数据流过而另一个寄存器将作为数据锁存器。
数字信号馈通（见
数字信号馈通）
如果输入寄存器用作被最小化
该数据锁存器。定时为这个模式显示在
图15 。
单缓冲在一个“独立”的系统被选通WR实现
1
低到更新与CS的DAC ， WR
2
和
XFER接地， ILE接高电平。
流通工作
虽然主要目的是提供微处理器接口兼容， MICRO -DAC的可以很容易地
配置为允许模拟输出连续地反映所施加的数字输入的状态。这是最
在应用中， DAC在一个连续的反馈控制回路，并且由一个二进制向上驱动有用
减计数器，或函数生成电路中的ROM持续提供DAC数据。
简单地接地CS ， WR
1
， WR
2
和XFER和搭售ILE高同时允许内部寄存器跟随
施加的数字输入（流通），并直接影响到DAC的模拟输出。
控制信号时序
当连接这些MICRO -DAC任何微处理器，有两个重要的时间关系，必须
可以考虑，以保证正确的操作。第一是被指定为最小WR选通脉冲宽度
900毫微秒为供电电压和环境温度的所有有效的操作条件，但通常是一个脉冲宽度
只有180ns是足够的，如果V
CC
=15V
DC
。第二个考虑是，规定的最小数据保持时间
为50ns应满足或错误的数据被锁存。这个保持时间被定义为时间数据必须的长度
举行有效的数字输入
后
一个合格的（通过CS ） WR信号由低到高的转变来锁存
应用数据。
如果控制设备或系统本身不符合这些时序规范的DAC可以被视为一个慢
存储器或外设和利用的技术来扩展写选通。一个简单的扩展的写入时间，由
增加一个等待状态，可以同时容纳写选通有效和无效的数据总线上满足
最低WR脉冲宽度。如果这没有在写周期结束时提供足够的数据保持时间，一
负边沿触发的单稳态可以包含在系统中的写选通信号和DAC的WR引脚之间。
这示于
图16
对于一个示例性的系统，该系统提供了一个250ns的WR信号的时间与一个数据保持
时间小于10ns的。
适当的数据建立时间之前，闩锁边缘（从低到高的跳变）中的WR选通的，则如果将WR投保
脉冲宽度是在规范和数据总线的DAC WR信号的持续时间有效。
数字信号馈通
当数据被锁存在内部寄存器，但数字输入改变状态，电流的窄脉冲
可以流出电流输出端。这个尖峰是由于内部的逻辑门的快速开关
这是响应于输入的变化。
版权所有 1999年至2013年，德州仪器
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