ADS1194 ， ADS1196
ADS1198
SBAS471C
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2010年4月
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经修订的2011年11月
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SPI接口
SPI兼容串行接口包含四个信号： CS ， SCLK ， DIN和DOUT 。该接口读取
转换数据，读取和写入的寄存器，并控制ADS1194 / 6/8的操作。该DRDY输出用于
作为状态信号，以指示何时数据已经准备好。 DRDY变为低电平时，新的数据是可用的。
片选（ CS ）
芯片选择（ CS）选择ADS1194 / 6/8 SPI通信。 CS必须保持低电平的整个持续时间
串行通信。经过串行通信结束后，一直等八个或更多吨
CLK
周期之前
以CS为高电平。当CS为高电平时，串行接口复位， SCLK和DIN被忽略，而DOUT
进入高阻抗状态。 DRDY断言，当数据转换完成后，无论CS是否
高还是低。
串行时钟（ SCLK）
SCLK是串行外设接口（ SPI）的串行时钟。它是用来转移中的命令和从移出数据
该设备。串行时钟（ SCLK ）功能的DIN和DOUT施密特触发输入，时钟数据
销移入和移出ADS1194 / 6/ 8 。即使输入具有滞后，建议保持SCLK为
清洁尽可能地防止毛刺意外移位的数据。绝对最大极限SCLK为
在特定网络版
串行接口时序
表。当命令与SCLK移位，确保整个
组个SCLK发到该设备。否则，在设备，因此结果被放入一个未知的状态，
要求CS采取高追。
为一个单一的装置中，需要在SCLK的最小速度取决于信道的数量，数
分辨率的位数，和输出数据速率。 （对于多个级联器件，见
标准模式
的第
多设备配置
部分。 ）
t
SCLK
＆ LT ;
(t
DR
–
4t
CLK
)/(N
位
×
N
频道
+ 24)
例如，如果该ADS1198是用在500SPS模式（ 8个信道， 16位分辨率） ，则最小的SCLK
速度为80kHz的。
数据检索可以通过将设备RDATAC模式或通过发出RDATA命令来完成
在需求数据。上述SCLK速率限制适用于RDATAC 。对于RDATA命令，限制
如果适用的数据必须连续两个DRDY信号之间进行阅读。上述计算假设
有数据捕获之间发出的任何其他命令。
数据输入（ DIN ）
数据输入引脚（DIN ）沿着与SCLK用于将数据发送到ADS1194 / 6/8 （操作码的命令和
寄存器数据） 。该器件锁存DIN在SCLK的下降沿数据。
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